INSTITUTO UNIVERSITARIO AERONAUTICO
Faculta de Ingenierıa
Diseno e implementacion de circuitoimpreso multicapa dedicado para
sistema de control embebido basado enplataforma CIAA.
Por: Juan Jose Julca Yaya
Director: Ing. Javier Fernandez
15 de diciembre de 2016
“Diseno e implementacion de circuito impreso multicapa
dedicado para sistema de control embebido basado en
plataforma CIAA.”
Por
Juan Jose Julca Yaya
Resumen
Se disena e implementa un circuito impreso de cuatro capas para un sistema de
control embebido, aplicando reglas de diseno orientadas a preservar la compatibili-
dad electromagnetica del mismo. Luego, mediante simulacion del diseno en software
especializado, se tratara de predecir el comportamiento del circuito.
Cordoba, 15 de diciembre de 2016
Contenidos
1 Introduccion 1
2 Marco Teorico 32.1. Circuitos Impresos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.1.1. Software de diseno . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42.1.2. Esquematicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42.1.3. Huella . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52.1.4. Editor de Esquematico . . . . . . . . . . . . . . . . . . . . . . . . . . . 62.1.5. Editor de PCB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2. Interferencia Electromagnetica . . . . . . . . . . . . . . . . . . . . . . . . . . 72.2.1. Compatibilidad Electromagnetica . . . . . . . . . . . . . . . . . . . . . 72.2.2. Regulaciones de EMC . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.3. Radiaciones de Circuitos Digitales . . . . . . . . . . . . . . . . . . . . . . . . 92.3.1. Modo Diferencial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92.3.2. Modo Comun . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.4. Comportamiento de componentes pasivos en radiofrecuencia . . . . . . . . . 102.4.1. Pistas de cobre . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122.4.2. Capacitores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132.4.3. Factor de disipacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152.4.4. Capacitores en paralelo . . . . . . . . . . . . . . . . . . . . . . . . . . 152.4.5. Inductores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172.4.6. Chips de ferrite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3 Diseno del esquematico del PCBen software CAD 213.1. PCB basado en plataforma CIAA . . . . . . . . . . . . . . . . . . . . . . . . . 213.2. Biblioteca de componentes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213.3. Division del esquematico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223.4. Esquematico Principal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
II
CONTENIDOS Pagina III
3.4.1. Circuito Oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223.4.2. Boton de Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243.4.3. Conversores analogico-digitales . . . . . . . . . . . . . . . . . . . . . 253.4.4. Conversor digital-analogico . . . . . . . . . . . . . . . . . . . . . . . . 263.4.5. Salidas de alimentacion . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.5. Fuente Conmutada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263.5.1. Filtro LC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273.5.2. Diodo de freewheeling . . . . . . . . . . . . . . . . . . . . . . . . . . . 283.5.3. Capacitor de entrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293.5.4. Otras consideraciones . . . . . . . . . . . . . . . . . . . . . . . . . . . 293.5.5. Ripple a la salida . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.6. Fuente Lineal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323.7. PWR/GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.7.1. Capacitor de desacoplo . . . . . . . . . . . . . . . . . . . . . . . . . . 393.8. GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.8.1. Interruptores de entrada . . . . . . . . . . . . . . . . . . . . . . . . . . 443.9. Dispositivos I2C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
3.9.1. Resistencias de pull up . . . . . . . . . . . . . . . . . . . . . . . . . . 453.10.Dispositivos varios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.10.1.LEDs indicadores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503.10.2.Modulo XBee . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513.10.3.Modulo GPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513.10.4.Sensor de Corriente . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523.10.5.Memoria SD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523.10.6.Sensor de presion diferencial . . . . . . . . . . . . . . . . . . . . . . . 543.10.7.Sensor de voltaje de baterıa . . . . . . . . . . . . . . . . . . . . . . . . 55
3.11.Debugger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563.12.Diseno de un Debugger basado en FT2232H . . . . . . . . . . . . . . . . . . 56
4 Diseno de PCB de 4 capas 594.1. Esquematico a PCB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594.2. Biblioteca de Huellas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604.3. Stack Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604.4. Reglas de Diseno . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.4.1. Reduccion de loops de GND . . . . . . . . . . . . . . . . . . . . . . . 614.4.2. Caminos de baja inductacia para senales de alta frecuencia . . . . . . 654.4.3. Crosstalk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
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CONTENIDOS Pagina IV
4.4.4. CTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674.4.5. Ruteo de los capacitores de desacoplo . . . . . . . . . . . . . . . . . . 72
4.5. Reglas de fabricacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734.6. Generacion de archivos de fabricacion . . . . . . . . . . . . . . . . . . . . . . 784.7. Capas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
5 Simulacion de PCB disenado 835.1. De Altium a SIwave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 835.2. Simulacion de Campo Cercano . . . . . . . . . . . . . . . . . . . . . . . . . . 855.3. Resultados de simulacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
6 Implementacion 89
7 Diseno de PCB de 2 capas para Debugger 917.1. Debugger implementado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 927.2. Prueba de funcionamiento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
8 Conclusiones y trabajos futuros 95
Anexo A Esquematicos 97
Anexo B Simulacion con 20 inversores 107
Bibliografıa 109
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Indice de figuras
2.1. Esquematico de conector de memoria SD. . . . . . . . . . . . . . . . . . . . . . . 5
2.2. Huella del conector de memoria SD. . . . . . . . . . . . . . . . . . . . . . . . . . 6
2.3. Tension V usando el cable como antena. . . . . . . . . . . . . . . . . . . . . . . 11
2.4. Irradiacion en modo comun. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.5. Dimensiones de pista que definen inductancia. . . . . . . . . . . . . . . . . . . . 12
2.6. Modelo que aproxima un capacitor real. . . . . . . . . . . . . . . . . . . . . . . . 13
2.7. Respuesta frecuencia-impedancia de un capacitor ceramico. . . . . . . . . . . . 14
2.8. Curvas frecuencia vs. impedancia correspondientes a CCER, CTANT y CPAR. . . 16
2.9. Modelo de un inductor real. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.10.Respuesta frecuencia-impedancia . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.11.Modelo de un chip de ferrite. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.12.Curva frecuencia vs. impedancia correspondiente a un chip de ferrite. . . . . . . 20
3.1. Estructura del esquematico. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.2. Circuito del oscilador Pierce . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.3. Circuito del boton de reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3.4. Circuito de simulacion del boton reset. . . . . . . . . . . . . . . . . . . . . . . . . 25
3.5. Resultado de la simulacion del boton reset . . . . . . . . . . . . . . . . . . . . . 26
3.6. Circuito de la fuente conmutada . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.7. Circuito de simulacion SMPS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.8. (izquierda) tiempo vs. voltaje de salida (derecha) tiempo vs. corriente del Zenerpara RL=5 Ω. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.9. (izquierda) tiempo vs. voltaje de salida (derecha) tiempo vs. corriente del Zenerpara RL=50 Ω. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.10.Ripple de voltaje para tres corrientes cuando la entrada es Vin = 16 V . . . . . . . 31
3.11.Ripple de voltaje para tres corrientes cuando la entrada es Vin = 24 V . . . . . . . 32
3.12.Regulador lineal con salida 3.3 V y filtrado con ferrites . . . . . . . . . . . . . . . 33
3.13.Esquema de simulacion de la fuente lineal con ruido inyectado. . . . . . . . . . . 34
3.14.Respuesta del regulador lineal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
V
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3.15.Ampliacion de figura 3.14 en estado de regimen. . . . . . . . . . . . . . . . . . . 35
3.16.Inversor con transistores de 0.35 µm de ancho de canal. . . . . . . . . . . . . . . 36
3.17.Circuito de simulacion con inversor. . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.18.Resultados de la simulacion del inversor. . . . . . . . . . . . . . . . . . . . . . . 37
3.19.Fuente ideal afectada por conmutaciones del inversor. . . . . . . . . . . . . . . . 38
3.20.Fuente ideal afectada por 60 inversores. . . . . . . . . . . . . . . . . . . . . . . . 38
3.21.Alimentacion con capacitor de desacoplo Ideal, Tantalio y Ceramico. . . . . . . . 40
3.22.Simulacion con 20 inversores a 10 MHz y tiempo de crecimiento 10 ns. . . . . . 42
3.23.Esquematico de alimentacion del microcontrolador NXP LPC4337. . . . . . . . . 43
3.24.Esquematico de interruptores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.25.Esquematico de conexion del bus I2C del microcontrolador. . . . . . . . . . . . . 46
3.26.Esquematico del LSM303D. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
3.27.Esquematico del 24AA1025. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.28.Esquematico del LPS331. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.29.Esquematico del L3GD20H. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.30.Esquematico del PC9685PW. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.31.Esquematico de Leds indicadores. . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.32.Esquematico XBEE XB24-API-001. . . . . . . . . . . . . . . . . . . . . . . . . . 51
3.33.Esquematico GPS EM 506. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
3.34.Sensor de Corriente. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
3.35.Memoria SD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
3.36.Sensor de Presion Diferencial. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
3.37.Sensor de Voltaje de Baterıa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.38.Esquematico del puerto de Debug. . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.39.Esquematico del debugger externo. . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.1. Stack Up del fabricante. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.2. Stack Up en Altium. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.3. Conexion con plano de masa perfecto. . . . . . . . . . . . . . . . . . . . . . . . . 62
4.4. Diferencia de potencial entre las referencias GND1 y GND2. . . . . . . . . . . . 63
4.5. Circuito IC2 e IC1 conectados a GND . . . . . . . . . . . . . . . . . . . . . . . . 64
4.6. Esquematico anexo al de la figura 3.36. . . . . . . . . . . . . . . . . . . . . . . . 64
4.7. Union de GND local del microcontrolador a plano de masa en un solo punto. . . 65
4.8. Distribucion de corriente de retorno. . . . . . . . . . . . . . . . . . . . . . . . . . 66
4.9. Abertura en el plano de masa debajo de una pista portadora de senal. . . . . . . 66
4.10.Plano de masa continuo sobre las pistas de alta frecuencia del oscilador a cristal. 67
4.11.CTC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
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Indice de figuras Pagina VII
4.12.Minimizacion de area solapada entre pistas. . . . . . . . . . . . . . . . . . . . . . 684.13.CTI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694.14.Pista fuente y pista vıctima de CTI. . . . . . . . . . . . . . . . . . . . . . . . . . . 704.15.Amplicacion de regla para disminuir el CTI. . . . . . . . . . . . . . . . . . . . . . 714.16.Ruteo de los capacitores de desacoplo. . . . . . . . . . . . . . . . . . . . . . . . 724.17.Configuracion de reglas de espaciado entre elementos. . . . . . . . . . . . . . . 744.18.Configuracion de regla de mınimo diametro de perforacion. . . . . . . . . . . . . 744.19.Pistas sin polıgono a GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754.20.Pistas con polıgono a GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754.21.Conexion directa de vıa a GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764.22.Conexion aliviada de vıa a GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . 764.23.Distancia polıgonos - pistas/vıas. . . . . . . . . . . . . . . . . . . . . . . . . . . . 774.24.Configuracion de distancia mınima despejada desde el borde del PCB. . . . . . 774.25.Pistas interiores a plano de GND que rodea todo el PCB. . . . . . . . . . . . . . 784.26.GERBER de la capa Top. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794.27.GERBER de la capa GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794.28.GERBER de la capa SIGNAL PWR. . . . . . . . . . . . . . . . . . . . . . . . . . 804.29.GERBER de la capa Bottom. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804.30.Pre-visualizacion de PCB implementado (vista frontal). . . . . . . . . . . . . . . . 814.31.Pre-visualizacion de PCB implementado (vista trasera). . . . . . . . . . . . . . . 82
5.1. Exportacion de modelo ODB++ desde Altium Designer. . . . . . . . . . . . . . . 845.2. Vista de todas las capas del PCB en formato ODB++. . . . . . . . . . . . . . . . 845.3. Importacion de ODB++ en SIWave. . . . . . . . . . . . . . . . . . . . . . . . . . . 845.4. Modelo Importado en SIWave. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 855.5. Seleccion de simulacion en campo cercano. . . . . . . . . . . . . . . . . . . . . . 855.6. Pico de campo electrico en 600 MHz. . . . . . . . . . . . . . . . . . . . . . . . . 865.7. Pico de campo electrico en 700 MHz. . . . . . . . . . . . . . . . . . . . . . . . . 87
6.1. PCB multicapa implementado (Vista frontal). . . . . . . . . . . . . . . . . . . . . 896.2. PCB multicapa implementado (Vista trasera). . . . . . . . . . . . . . . . . . . . . 90
7.1. Capa ((Top)) del debugger. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 917.2. Capa ((Bottom)) del debugger. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 927.3. Vista superior de la placa Debugger. . . . . . . . . . . . . . . . . . . . . . . . . . 927.4. Vista inferior de la placa Debugger. . . . . . . . . . . . . . . . . . . . . . . . . . . 937.5. Sistema embebido conectado al debugger corriendo una aplicacion. . . . . . . . 93
A.1. Esquematico Principal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
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Indice de figuras Pagina VIII
A.2. PWR-GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99A.3. Fuente Conmutada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100A.4. USB-OTG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101A.5. ONBOARD PERIPHERALS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102A.6. DEBUG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103A.7. GPIO I. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104A.8. GPIO II. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
B.1. Simulacion con 20 inversores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
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Indice de tablas
2.1. Lımites de raduacion FCC a 3 m. . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3.1. Tabla de seleccion rapida de capacitor/inductor de filtro . . . . . . . . . . . . . . 283.2. Inductacia equivalente en serie Capacitores Ceramicos y de Tantalio. . . . . . . 393.3. Resistencia equivalente en serie de varios capacitores. . . . . . . . . . . . . . . 403.4. Especificaciones relevantes del bus I2C. . . . . . . . . . . . . . . . . . . . . . . 46
4.1. Resultado de CTI para metodo de separacion de pistas. . . . . . . . . . . . . . . 714.2. Especificaciones de fabricacion. . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
IX
Capıtulo 1
Introduccion
Todo sistema de control digital embebido requiere de sensores, actuadores y circuitosanalogicos y digitales de acondicionamiento y control, donde cada uno de estos elementosse interconecta a traves de conexiones electricas de un metal determinado en una placaque contiene todo el circuito. Esta placa se denomina ((Placa de circuito impreso)) (por sussiglas en ingles PCB ((Printed circuit board))).
La forma en que se realiza las conexiones electricas en el PCB depende del disenadory existen infinitas formas de realizarlas de tal forma que se respete el diagrama electricodel diseno (mapa de conexiones de cada parte del circuito). El criterio del disenador pararealizar esta tarea define, ademas del tamano, facilidad de uso y estetica, el grado decompatibilidad electromagnetica del PCB.
Compatibilidad electromagnetica (por sus siglas en ingles EMC ((Electromagnetic com-patibility))), como se vera mas adelante, es un termino que se refiere dos aspectos decualquier dispositivo electronico: Cuan susceptible es un equipo a ser afectado por cam-pos electromagneticos (CEM) externos, y a la medida en que es capaz este mismo equipode afectar otros o a sı mismo.
En aplicaciones crıticas, como un sistema de control de vuelo o un sistema medicode soporte de vida, el control de medidas de EMC no solo es importante, es mandatorio.Existen normas que establecen niveles maximos de radiacion de cualquier PCB disenado,como por ejemplo las reglas de la Federal Communications Commission (por sus siglasen ingles FCC).
Para lograr que el equipo que se desarrolla sea electromagneticamente compatible,se recurre a un conjunto de reglas de diseno que afectan el grado de EMC. Estas reglasen gran parte de la bibliografıa consultada son denominadas ((Rules of thumb)), frase quepodrıa traducirse a ((Reglas de oro)) y son reglas que deberan ser analizadas para validarsu aplicacion durante el desarrollo de este trabajo.
La aplicacion de estas reglas se realizaran en el marco del diseno e implementacion de
1
CAPITULO 1. INTRODUCCION Pagina 2
un PCB para un sistema de control embebido, el cual es un retrabajo de un prototipo fun-cional [1] realizado integrando modulos comerciales con conectores genericos de 2.54 mm
de espaciado en una placa de desarrollo EDU-CIAA [2], hacia un solo PCB de propositoespecıfico.
En el capıtulo 2 se presenta un marco teorico que plantea los conceptos mas impor-tantes que el autor considera importantes para el analisis y determinacion de reglas dediseno aplicables al desarrollo del PCB.
En el capıtulo 3 se detallan los lineamientos y calculos de diseno del diagrama electricodel PCB. El capıtulo 4 muestra como las reglas seleccionadas son aplicadas a la realiza-cion del PCB mediante el uso de software especializado.
En el capıtulo 5 se muestra el procedimiento de simulacion del campo electromagneti-co irradiado del PCB disenado, luego, en el capıtulo 6 se mostrara la implementacion yuna prueba funcional basica. Finalmente en el capıtulo 8 se detallan las conclusiones deltrabajo realizado y el planteamiento de trabajos futuros de acuerdo a la experiencia adqui-rida.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 2
Capıtulo 2
Marco Teorico
En este capıtulo se desarrollan conceptos que se usaran durante el desarrollo del pre-sente trabajo.
2.1. Circuitos Impresos
Un circuito impreso o PCB (del ingles, Printed Cicuit Board) 1 es una placa que constade dos partes:
Plano conductor.
Dielectrico de separacion.
El plano conductor es una superficie de material conductor (generalmente y especıfica-mente en este trabajo, cobre). Esta capa de cobre tiene un grosor determinado y su fabri-cacion procura que este grosor sea constante en toda la superficie.
La forma en que los fabricantes detallan el grosor de la capa de cobre es dando in-formacion de volumen de cobre por superficie, en general las unidades que se usan sonunidades del sistema imperial: Onzas por pulgada cuadrada (oz/in2).
Por ejemplo, la placa que se utilizo posee cuatro capas de cobre de 1 oz/in2, si seconsidera que la densidad del cobre es de 8950 kg/m3, se llega a que el grosor de cadacapa es de 0.035 mm.
Cada capa de cobre es separada por material dielectrico que aısla electricamente lascapas de cobre contiguas una de la otra. Una placa de 4 capas (de cobre) posee 3 planosdielectricos cuyo grosor es determinado por el fabricante.
1Ambos terminos seran usados indistintamente durante el desarrollo del trabajo.
3
CAPITULO 2. MARCO TEORICO Pagina 4
La configuracion de grosor de capas de cobre y dielectrico (numero y grosor de cadauna) es llamada ((Stack Up)). En la capa de cobre se crearan los caminos electricos y lasterminales de soldado (del ingles ((Pad))) que definen la funcionalidad del PCB.
2.1.1. Software de diseno
La herramienta de diseno del PCB define la terminologıa y el tipo de archivos de expor-tacion para el uso de otros programas para el analisis de compatibilidad electromagneticade este trabajo.
Existen varias herramientas como Eagle, KiCAD, Altium Designer, Cadence Allegro,etc., todas bajo la denominacion software CAD (del ingles Computer-Aided Design). Porejemplo, la plataforma EDU-CIAA, fue disenada usando KiCAD, el cual es el unico softwarede distribucion libre de los mencionados.
Para este trabajo se empleo Altium Designer2, que es un software de uso generalizadoen la industria de manufactura y diseno de PCB. Altium cuenta con tres herramientasprincipales para el desarrollo de un PCB: editor de esquematicos, editor de PCB y gestorde biblioteca de esquematico y PCB.
2.1.2. Esquematicos
La palabra ((esquematico)) puede hacer referencia a cualquiera de 3 niveles de jerar-quıa en el desarrollo del PCB:
Equematico general: Este indica el conexionado del circuito global, puede conectarsub-esquematicos de los cuales solo son visibles sus puertos de entrada y salida, deesta forma se puede obtener una vista resumida de todo el diagrama del circuito. Esteesquematico es de mucha utilidad para circuitos con gran cantidad de componentes(como el caso de este trabajo).
Sub-esquematico: Es un diagrama de una seccion especıfica, se puede tratar deuna etapa de acondicionamiento de senal o una etapa de amplificacion, describe deforma detallada el conexionado de cada componente.
Esquematico de un componente: Cada componente tiene un numero de patas opines que deben ser conectadas de forma especıfica para lograr su funcionalidad,por ejemplo, el pin de alimentacion, el pin de GND, el pin de salida de voltaje, etc.Por cada componente existe un esquematico asociado que le otorga a cada pin undesignador y un nombre.
2Se referira a este software solamente como ((Altium)).
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CAPITULO 2. MARCO TEORICO Pagina 5
El designador se relaciona con la ubicacion fısica de cada pin y el nombre indica por logeneral la abreviacion de la funcion que realiza el pin. Por ejemplo, el pin de realimentacionde un integrado ((IC1)) puede tener el designador ((5)) y llevar el nombre ((FB)) que hacereferencia a ((feedback)). ((IC1-5)) hace referencia al pin de realimentacion de este integradoespecıfico.
En la figura 2.1 se muestra un esquematico del conector de memoria SD 3M, donde sepuede apreciar los designadores (fuera de polıgono amarillo) y los nombres de cada pin(dentro de polıgono amarillo).
Figura 2.1: Esquematico de conector de memoria SD.
2.1.3. Huella
La huella de un componente o ((Footprint)) 3 se refiere al sector de cobre que requiere elcomponente para ser montado en una placa, esta define el tamano de los pads de agujero
3Ambos terminos se emplearan indistintamente durante el desarrollo de este trabajo.
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CAPITULO 2. MARCO TEORICO Pagina 6
Figura 2.2: Huella del conector de memoria SD.
pasante definiendo el diametro interno y externo o de SMD (del ingles Surface-MountDevice), definiendo las dimensiones y forma del pad.
En Altium cada huella esta asociada a cada pin del esquematico de componente atraves del designador. La huella correspondiente al esquematico mostrado en la figura2.1, se presenta en la figura 2.2, se observa en la ampliacion de la misma figura como lospads (color rojo) llevan como nombre el correspondiente designador del esquematico.
2.1.4. Editor de Esquematico
El editor de esquematicos de Altium permite diagramar el conexionado electrico decada componente que se emplee en el diseno. El usuario debe crear lıneas de conexionque serviran como guıa para la distribucion que se realiza en el editor de PCB.
Entre otras funciones, el editor puede generar un diagrama jerarquico en el que un soloesquematico general contiene varios subesquematicos que tienen sus propias conexionesinternas y crear puertos de voltaje y GND que son validos en todos los esquematicos.
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CAPITULO 2. MARCO TEORICO Pagina 7
2.1.5. Editor de PCB
El editor de PCB es en donde se disena el PCB en sı. De acuerdo a las conexionescreadas en el editor de esquematico, se crean conexiones llamadas ((ratlines)), que simple-mente son lıneas que unen los pads de cada componente en los nodos correspondientesen concordancia con el diagrama electrico4.
En el editor de PCB se deben configurar las reglas de diseno, como separacion entrepistas, maximo ancho de pistas etc. Se crean los componentes a partir del esquematidoy con las reglas configuradas el disenador debe elegir una distribucion de todos estos yrealizar las conexiones necesarias mediante una pista de cobre directa sobre la mismacapa de cobre o usando vıas.
2.2. Interferencia Electromagnetica
La interferencia electromagnetica (por sus siglas en ingles, EMI) es el grado en queradiaciones de campo electromagnetico de alguna fuente que afecta el funcionamiento deun circuito (vıctima) y tambien el grado en que funcionamiento del circuito afecta a otrosequipos (vıctima vista como fuente).
En general, para cualquier dispositivo, se habla de tres formas de EMI:
Interferencias causadas por otros al dispositivo.
Interferencias que se causa el dispositivo a otros.
Interferencias que el dispositivo se causa a sı mismo.
2.2.1. Compatibilidad Electromagnetica
Por sus siglas en ingles EMC (de Electromagnetic Compatibility) 5, se refiere a la habi-lidad en que un sistema electronico puede [3]
Funcionar apropiadamente en el ambiente electromagnetico de trabajo (susceptibili-dad).
No ser una fuente de ruido en ese ambiente electromagnetico (emision).
4Las ratlines sirven como guıa para el disenador y son eliminadas cuando se realiza alguna conexionelectrica entre los pads que son unidos por este.
5Ambos terminos se utilizaran indistantemente en el desarrollo de este trabajo.
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CAPITULO 2. MARCO TEORICO Pagina 8
Susceptibilidad
Capacidad de un dispositivo de interactuar con energıa electromagnetica no deseada.El antonimo es ((inmunidad)).
Emision
Se refiere al potencial que presenta el dispositivo de causar interferencias. Las medidasde EMC estan orientadas a limitar la energıa electromagnetica emitida (o irradiada) y porlo tanto a controlar el ambiente electromagnetico en que se desempena este dispositivo.
El equipo que emite interferencias no necesariamente es susceptible a las mismas,pero tambien es posible que el dispositivo sea sensible a sus propias emisiones.
Dada la gran diversidad de dispositivos electronicos que pueden hacer de fuentes endistintos rangos de frecuencia y dado que serıa muy complicado y costoso incluir en eldiseno de ciertos dispositivos (de bajo costo) consideraciones que los vuelvan inmunesal EMI, existen normas que limitan los niveles de emision que pueden alcanzar todos losdispositivos electronicos.
2.2.2. Regulaciones de EMC
En este trabajo se tomo como referencia la norma de la Comision Federal de Comu-nicaciones (por sus siglas en ingles, FCC) 6. En particular se vio la parte 15, subparte B,((Estandares tecnicos para equipamiento de computo)).
Esta norma alcanza cualquier producto que utilice circuitos digitales que funcionan confrecuencias superiores a 9 KHz [4]. y contempla dos clases:
Clase A: Dispositivo industrial.
Clase B: Dispositivo residencial.
De 0.15 a 30 MHz se contemplan las emisiones a la red de alimentacion alterna domesticay de 30 [MHz] a 1 GHz se controla las emisiones que genera el dispositivo bajo prueba.El ultimo punto es de interes para el desarrollo del PCB (no se usa la red de alimentacionalterna).
La tabla 2.1 muestra los lımites de las emisiones para un dispositivo de clase B.
6Existen otras normativas como las de la Union Europea, CISPR (del frances: Comite InternationalSpecial des Perturbations Radioelectriques), cuyo contenido, para el alcance de este trabajo, es el mismo.
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CAPITULO 2. MARCO TEORICO Pagina 9
Lımites FCC Clase B de emisiones irradiadas medidas a 3 m.
Frecuencia (MHz) Intensidad del campo (µV/m) IntensidaD de campo (dBµV/m)
30-88 100 40.0
89-216 150 43.5
216-960 200 46
> 960 500 54.0
Tabla 2.1: Lımites de raduacion FCC a 3 m.
Nota. Fuente: CFR (Council on Foreign Relations) - Tıtulo 47 - Capıtulo I - Subcapıtulo A- Parte 15 - Subparte B - Seccion 15.109, Radiated emission limits.
2.3. Radiaciones de Circuitos Digitales
Un circuito digital genera campo electromagnetico en modo diferencial o en modocomun.
2.3.1. Modo Diferencial
Las radiaciones en modo diferencial son causadas por una senal de corriente querecorre un loop 7 formado por pistas o conectores de cualquier circuito.
Este modo se puede modelar pensando a la estructura que genera la interferencia co-mo una antena loop de dimensiones pequenas (menor a λ/4). A continuacion se mostrarauna expresion que estima el campo electrico a 3 m de una antena loop.
La magnitud del campo electrico lejano | ~E| en un loop de corriente pequeno (d << λ,donde d es el diametro del loop y λ es la longitud de onda de la senal que pasa por este)se puede resumir a la ecuacion 2.1 [5].
| ~E| = 120π2I sin(θ)
r
Af 2
C2(2.1)
Donde:
r es la distancia a la que se mide el campo en m.
I es la corriente que pasa por el loop en A.
f es la frecuencia en I en Hz.
θ es el angulo de azimuth con el que se observa el loop.7Se emplea el termino en ingles ((loop)) en lugar del termino en castellano ((lazo)), para guardar la relacion
con el termino ((antena loop)), termino usado en la bibliografıa consultada.
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CAPITULO 2. MARCO TEORICO Pagina 10
A es el area del loop en m2.
C es la velocidad de la luz, 3× 108 m/s.
Simplificando las constantes se tiene:
| ~E| =(13.16× 10−15
) I sin(θ)Af 2
r(2.2)
La ecuacion 2.2 muestra que la dependencia de la frecuencia es cuadratica y su validezes en el espacio libre, sin embargo, las mediciones de EMC son realizadas en un areaabierta bajo un plano de masa, esta superficie reflectora creada por el plano de masaotorga una ganancia de +6 dB a la magnitud de campo electrico [3], entonces se reformulala expresion para el campo agregando un factor multiplicador de valor 2 (el equivalente enveces de +6 dB). Si tambien se reemplaza r = 3 m se tiene una expresion aproximadapara la magnitud de campo | ~ETEST | que se medirıa en un loop de corriente en las pruebasde EMC.
| ~ETEST | =(8.77× 10−15
)I sin(θ)Af 2 (2.3)
La ecuacion 2.3, de forma resumida, indica que el campo electrico a 3 [m] de distanciade un loop por donde pasa corriente a una frecuencia tal que d << λ, depende de laintensidad de la corriente, el angulo respecto de la perpendicular al plano del loop, el areay el cuadrado de la frecuencia.
La dependencia cuadratica de la frecuencia exige que se deba evitar armonicos en loposible para disminuir la magnitud del campo electrico irradiado. Otra opcion es reducirla magnitud de la corriente que pasa por los cables. La ultima posibilidad es en generalminimizar el area de los loops de corriente, teniendo especial cuidado con las senales dealta frecuencia.
2.3.2. Modo Comun
Las radiaciones en modo comun son causadas por la diferencia de voltaje causadasen el plano de masa por la corriente de retorno de los circuitos. Cuando algun cable esconectado al plano de masa estas diferencias de tension causadas los alimentan y hacenque funcionen como antenas, esto se presenta en las figuras 2.4 y 2.3:
2.4. Comportamiento de componentes pasivos en
radiofrecuencia
Los componentes pasivos como resistencias bobinas y capacitores cambian su res-puesta conforme aumente la frecuencia del voltaje o tension, a continuacion se trataran
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CAPITULO 2. MARCO TEORICO Pagina 11
Figura 2.3: Tension V usando el cable como antena.
Figura 2.4: Irradiacion en modo comun.
Nota. Fuente: Ott, Henry Electromagnetic Compatibility Engineering (pg. 465) .
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CAPITULO 2. MARCO TEORICO Pagina 12
las distintas respuestas de cada uno de estos componentes.
2.4.1. Pistas de cobre
Las conexiones en un PCB entre distintas terminales (o pads) son realizadas con pistasde cobre (((tracks)) o ((traces))), idealmente esta conexion es de conductividad infinita einductancia nula. En la practica esta situacion no se cumple.
El alejamiento de comportamiento de las pistas de su respuesta ideal se atenua con elaumento de frecuencia. La conductividad finita no es tanto un problema pero la inductanciade una pista puede llegar a causar problemas de degradacion de senal.
La inductancia (L) de una pista es determinada por el grosor del cobre, el largo y anchode la pista, y la distancia de la pista al plano de masa [6] segun la ecuacion 2.4.
L = 2X ln
(5.98h
0.8w + t
)nH (2.4)
Donde:
X es el largo de la pista en cm.
h es la separacion entre el plano de masa y la pista en cm.
w es el ancho de la pista en cm.
t es el grosor del cobre en cm.
Las dimensiones mencionadas se pueden visualizar en la figura 2.5.
w
t
Figura 2.5: Dimensiones de pista que definen inductancia.
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CAPITULO 2. MARCO TEORICO Pagina 13
2.4.2. Capacitores
El comportamiento del capacitor real puede ser modelado empleando el circuito decomponentes ideal mostrado en la figura 2.6[7].
Figura 2.6: Modelo que aproxima un capacitor real.
La impedancia (ZC) a los extremos del circuito mostrado en la figura 2.6 se puedeexpresar con la ecuacion 2.5.
ZC = Rs +Rp
1 + (ωRpC)2+ j
(ωL−
ωR2pC
1 + (ωRpC)2
)Ω (2.5)
Donde:
Rs es la resistencia que representa las perdidas en disipacion de calor (se puedeexpresar en funcion del factor de disipacion, del cual se hablara mas adelante) en Ω.
Rp es la resistencia que modela las corrientes de fuga en el dielectrico en Ω.
L inductancia de los terminales y las placas que forman el capacitor en H.
C capacidad en F .
ω es la frecuencia angular (ω = 2πf ).
Si se toman los siguientes valores correspondientes a un capacitor ceramico de encapsu-lado 0603: C = 0.1 µF , Rs = 0.05 Ω, Rp = 100 GΩ, L = 850 pH y se grafica la magnitud dela impedancia que presenta este modelo en funcion de la frecuencia usando la ecuacion2.5, se obtiene el resultado mostrado en la figura 2.7.
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CAPITULO 2. MARCO TEORICO Pagina 14
Figura 2.7: Respuesta frecuencia-impedancia de un capacitor ceramico.
Como se ve en la figura 2.7, existen dos zonas marcadas para el comportamientofrecuencia-impedancia del capacitor. La primera zona, de pendiente negativa correspondea la zona capacitiva (la impedancia disminuye conforme aumenta f ) que es una zona quecoincide hasta un determinado rango de frecuencia con la curva de impedancia para uncapacitor ideal (curva discontinua) determinada por la ecuacion 2.6.
|ZL IDEAL| =1
ωC(2.6)
La parte del grafico con pendiente positiva corresponde a la zona inductiva (linea continua)del capacitor.
Entre 106 y 108 Hz, se da la transicion entre las dos zonas (punto de inflexion), lafrecuencia en este punto es denominada ((frecuencia de resonancia)) (fr).
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CAPITULO 2. MARCO TEORICO Pagina 15
Es de mucha importancia conocer la caracterıstica en frecuencia de los capacitores quese emplean en el diseno del PCB, especialmente cuando estos se utilicen para desacoplarcircuitos que trabajan en altas frecuencias.
2.4.3. Factor de disipacion
Por sus siglas en ingles, DF, es el cociente entre la Resistencia Equivalente en Serie(ESR, por sus siglas en ingles) y la reactancia del capacitor (Xc). Es expresado comomuestra la ecuacion 2.7.
DF =ESR
XC
× 100 % (2.7)
La ESR es la resistencia (sin tomar en cuenta las partes reactivas) que se ve a los extre-mos del capacitor, se aproxima con la ecuacion 2.8.
ESR ≈ Rs (2.8)
DF es la inversa del factor de calidad, Q.
DF =1
Q(2.9)
2.4.4. Capacitores en paralelo
El comportamiento en frecuencia del capacitor depende de la ESR y de la inductanciaequivalente en serie (ESI, por sus siglas en ingles). La ESI no es otra cosa que el valorde inductancia L en el modelo mostrado en la figura 2.6.
Para saber si el capacitor es adecuado o no para desacoplar un circuito que funciona auna determinada frecuencia, se debe observar si la impedancia del capacitor es relativa-mente baja alrededor de esta frecuencia. Una forma rapida de determinar esto, es ver si lafrecuencia de trabajo del circuito a desacoplar esta en un rango comprendido entre 0.01fr
y 100fr.Distintos capacitores tienen distintos valores de ESR y ESI, que determinan una fr.
A su vez, fr determina en que rango de frecuencia la impedancia esta por debajo deun determinado nivel. Por ejemplo, la figura 2.7 muestra que el capacitor presenta unaimpedancia por debajo de 10 Ω entre 100 KHz y 1 GHz, pero se encuentra por encima de1 KΩ por debajo de 1 KHz.
Para presentar una situacion concreta, en la figura 2.8 se muestran tres respuestas enfrecuencia:
Respuesta en frecuencia de un capacitor ceramico de encapsulado 0603 con C =
1 µF , ESR = 0.05 Ω y ESI = 850 pH (CCER, curva continua).
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CAPITULO 2. MARCO TEORICO Pagina 16
Respuesta en frecuencia de un capacitor de tantalio encapsulado ((A)), de 1 µF ,ESR = 1.5 Ω y ESI = 2600 pH (CTANT , curva discontinua).
Respuesta en frecuencia de ambos capacitores en paralelo (CPAR, curva punteada).
Figura 2.8: Curvas frecuencia vs. impedancia correspondientes a CCER, CTANT y CPAR.
Como se puede apreciar en la figura 2.7, la impedancia que presenta el capacitor equi-valente es determinada por el capacitor de tantalio en baja frecuencia y por el capacitorceramico en alta frecuencia. El rango de frecuencias en que la impedancia del capacitorCPAR esta por debajo de 10 Ω, es aproximadamente de 10 Khz a 1 GHz, rango que mejorala respuesta individual de CCER y CTANT .
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CAPITULO 2. MARCO TEORICO Pagina 17
2.4.5. Inductores
Un inductor real se puede modelar con el circuito de la figura 2.9. La impedancia (ZL)
Figura 2.9: Modelo de un inductor real.
que presenta el circuito de la figura 2.9 corresponde a la ecuacion 2.10.
ZL =Rs + jωL
(1− ω2LCd) + jωRsCd
Ω (2.10)
Donde:
Rs es la resistencia del conductor no ideal con el cual se fabrica el inductor en Ω.
Cd es la capacidad equivalente constituida por el paralelo de todas las capacidadesparasitas que se forma entre cada par de espiras contiguas del inductor en F .
L es la inductancia en H.
La figura 2.10 muestra como varıa la magnitud de la impedancia (—ZL—) en funcion de lafrecuencia.
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CAPITULO 2. MARCO TEORICO Pagina 18
Figura 2.10: Respuesta frecuencia-impedancia
Como se puede apreciar en la figura 2.10, al igual que el capacitor, el inductor tiene unazona inductiva y una zona capacitiva. A frecuencias bajas, la impedancia aumenta (zonainductiva), y luego de la frecuencia de resonancia el comportamiento es el de un capacitor(zona capacitiva).
2.4.6. Chips de ferrite
Los chips de ferrite (del ingles, ((Ferrite Bead))) son dispositivos pasivos cuyo compor-tamiento en frecuencia se aprovecha para filtrar senales de alta frecuencia. Para entendersu comportamiento se parte de analizar el comportamiento del circuito equivalente que semuestra en la figura 2.10 [8]. De la figura 2.10 se puede llegar a la ecuacion ??, que es laexpresion para la impedancia del chip de ferrite.
ZFB = Rs+ω2RpL
2
R2p(1− ω2CL)2 + (ωL)2
+ jωR2
pL(1− ω2CL)
R2p(1− ω2CL)2 + (ωL)2
Ω (2.11)
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CAPITULO 2. MARCO TEORICO Pagina 19
Figura 2.11: Modelo de un chip de ferrite.
Donde:
Rp es la resistencia de AC, se da cuando el ferrite es puramente resistivo (en f = fr),se expresa en Ω.
RS es la resistencia de los conductores imperfectos en Ω.
C es la capacidad que domina el comportamiento del ferrite en altas frecuencias, seexpresa en F .
L es la inductancia que domina el comportamiento del ferite en bajas frecuencias, seexpresa en H.
Por ejemplo, si se evalua la magnitud de esta impedancia (|ZFB|) con RS = 300 mΩ,Rp = 300 Ω, C = 2 pF y L = 1 µH para distintas frecuencias se obtiene la respuestamostrada en la figura 2.12.
La figura 2.12 evidencia la existencia de 3 zonas en el comportamiento en frecuenciadel chip de ferrite: Zona inductiva, capacitiva y resistiva. En un principio la curva guardacierta similaridad con la curva del inductor mostrada en la figura 2.10 por las zonas induc-tivas y capacitivas. La diferencia yace en la zona resistiva, la cual es una zona alrededorde la frecuencia de resonancia en que la magnitud de la impedancia tiene una variacionpequena en relacion a la variacion abrupta que se observa en al curva de la figura 2.10.
Los chips de ferrite pueden ser usados para filtrar altas frecuencias y para emplearlosde forma correcta se debera verificar la curva de funcionamiento y asegurarse que losruidos de alta frecuencia que se desean filtrar sean del orden de fr (el ferrite del ejemploserıa ideal para filtrar ruidos de 100 MHz).
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CAPITULO 2. MARCO TEORICO Pagina 20
Figura 2.12: Curva frecuencia vs. impedancia correspondiente a un chip de ferrite.
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Capıtulo 3
Diseno del esquematico del PCBen software CAD
En este capıtulo se describen los procedimientos de diseno del esquematico del PCB,el cual se encuentra basado en el prototipo de sistema de control embebido realizado enla plataforma CIAA [1].
3.1. PCB basado en plataforma CIAA
La CIAA (Computadora Industrial Argentina) es la plataforma sobre la cual se realizoel prototipo del sistema de control embebido que se desea implementar en un PCB deproposito especıfico. Para la implementacion del prototipo se utilizo la version educativade la CIAA, llamada ((CIAA EDU NXP)) que usa un microcontrolador NXP LPC4337. Eldiseno entonces, se debe basar en este prototipo realizado, lo cual impone las siguientesconsignas:
El PCB debe integrar todos los sensores con los que cuenta el prototipo.
Los sensores deberan de conectarse al microcontrolador de la misma forma que elprototipo de tal forma que se pueda reutilizar el mismo firmware.
Se deberan incorporar unicamente los sensores y dispositivos necesarios para elfuncionamiento del sistema de control embebido.
3.2. Biblioteca de componentes
Todos los componentes tienen un diagrama electrico o esquematico, este hace refe-rencia a sus terminales fısicos por pines. Por ejemplo, el microcontrolador LPC4337 tiene
21
CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 22
un esquematico de 144 pines. Los componentes a su vez pueden ser divididos en sub-componentes, o partes. Por ejemplo el LPC4337 tiene sus 144 pines repartidos en 19partes, los pines estan agrupados segun su funcionalidad.
El circuito general realiza las conexiones entre los pines de cada componente, a suvez los esquematicos propios de cada componente son organizados en una biblioteca decomponentes.
Altium ofrece una herramienta para gestionar las bibliotecas, se verifico la correctoasignacion de pines de cada uno de los componentes segun su hoja de datos. La impor-tancia de este procedimiento radica en que luego se generara un mapa de conexiones enel desarrollo del PCB, que asocia cada designador de pin con una conexion fısica en unplano del componente (mapa o ((footprint))). Un pin mal asignado en esta instancia puedesignificar un cambio de polaridad en la alimentacion, por ejemplo.
3.3. Division del esquematico
El diseno del esquematico se realizo en Altium Designer, programa que permite crearvarios subesquematicos unidos en un esquematico principal (estructura jerarquica). Laestructura jerarquica permite organizar el diseno en bloques, la estructura que se definiocomo se muestra en la figura 3.1.
3.4. Esquematico Principal
El esquematico principal (se muestra en la figura A.1 del anexo) contiene las conexio-nes que se detallan a continuacion.
3.4.1. Circuito Oscilador
El microcontrolador LPC4337 funciona con un clock generado por un oscilador Pierce acristal, el circuito basico de este tipo de oscilador se muestra en la figura 3.2. En esta figurase muestran sus componentes: un amplificador inversor, una resistencia de realimentacion(Rf ), un cristal (X) y dos capacitores (C1 y C2).
El amplificador inversor realimenta a traves del cristal, el cual sirve como filtro a unafrecuencia determinada (en este caso 12 MHz). Los capacitores C1 y C2 proveen uncorrimiento de fase, que en conjunto con los 180 que establece el amplificador inversorconstituyen un corrimiento de fase nulo, en otras palabras la senal en la entrada y en lasalida estan en fase. Si se agrega que la ganancia del amplificador inversor cumple G > 1
se cumple el criterio de Barkhausen. La resistencia Rf es una resistencia de polarizacion
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Esquematico Principal
Fuente Conmutada/Lineal
PWR/GND
GPIO
Dispositivos I2C
Dispositivos varios
Debugger
Figura 3.1: Estructura del esquematico.
que mantiene al inversor en su region lineal de trabajo. La hoja de datos del LPC4337recomienda que se usen valores entre 18 y 27 pF , se determinaron: C1 = C2 = 20 pF .
Tanto el cristal como los capacitores se conectan a los pines 12 y 13 del microcontro-lador tal como se muestra en la figura A.1 del anexo. No se requiere proveer ni Rf ni elamplificador inversor, los cuales son incluidos en el microcontrolador.
Figura 3.2: Circuito del oscilador Pierce
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3.4.2. Boton de Reset
Se incluye un boton para aplicar un reset por hardware al microcontrolador. El botones del tipo normal abierto, tal como se muestra en la figura 3.3. Tambien se incluye unasalida de reset por el conector P1, la cual tiene un diodo de proteccion (catodo a la salidadel conector y anodo hacia el pin reset).
Un lado del boton se encuentra a GND, mientras que el otro al pin 128 del micron-trolador (pin reset activo por bajo). Este punto se mantiene en nivel alto a traves de unaresistencia de pull up. El capacitor en paralelo a la entrada de reset hace que se manten-ga el nivel bajo que se presenta al presionar el boton por al menos 10 ms pese a que elboton regrese a su estado normal abierto. Para comprobar esta afirmacion, se realizo unasimulacion en LTspice, la cual se presenta en la figura 3.4.
Figura 3.3: Circuito del boton de reset.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 25
Figura 3.4: Circuito de simulacion del boton reset.
Se utilizo para modelar el boton una llave programada para cerrarse por 1 ms con untiempo de transicion de 1 ns, el resultado de la simulacion en estado transitorio se muestraen la figura 3.5, la cual muestra en trazo azul el tiempo en que esta abierto el switch si nohubiera un capacitor en paralelo y la respuesta con el capacitor. Se observa que cuandoesta presente el capacitor, presionar el boton de reset por 1 ms implica dejar el boton reseten estado bajo (menor a 2.2 V ) por al menos 10 ms. Al mismo tiempo de establecer un nivelprolongado de permanencia en nivel bajo, se filtra el efecto rebote (del ingles, ((bouncing)))que presenta cuando se acciona cualquier tipo de interruptor mecanico.
3.4.3. Conversores analogico-digitales
Se utilizan 6 de los 7 canales del ADC, 3 son usados para las senales de entradadel sensor de voltaje, corriente y presion diferencial, mientras que otros 3 son llevados aun conector. Todos los conversores tienen una resistencia en serie de 1.2 KΩ, el motivode esta resistencia en serie es reducir en una pequena proporcion la maxima tension deentrada al hacerse un divisor resistivo con los 1.2 MΩ que tienen todos los conversorescomo impedancia de entrada. Tambien funcionan como limitador de corriente por si el pinse configura por software a un nivel bajo aun cuando esta presente la senal del sensor.Los pines ADC del microcontrolador son:
Pines 2, 143 y 149 para sensores del controlador.
Pines 138,142,144 como entradas ADC en el conector de salida del conector P1.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 26
Figura 3.5: Resultado de la simulacion del boton reset
3.4.4. Conversor digital-analogico
El pin 6 del microcontrador puede ser configurado como un DAC, este pin estara dispo-nible en el conector P1 del esquematico principal. Una resistencia de 470 Ω funciona comolimitador de corriente.
3.4.5. Salidas de alimentacion
Por el conector P1 tambien se provee salidas de tension de 5 y 3 V , tambien conexionesa GND y GND analogica. La conexion a las tensiones se realizan por medio de un fusibleresetable PTC (del ingles Positive temperature coefficient) de montaje superficial (TH1)que limita la corriente a 300 mA.
3.5. Fuente Conmutada
El sistema de control embebido debera funcionar alimentandose de baterıas que noproveen los niveles de tension que requieren los integrados que lo componen, los cualesson 5 V y 3.3 V , por ello se debera recurrir a distintos reguladores de voltaje.
Un factor determinante es que el sistema debe mantener el menor nivel de consumoposible, por lo tanto para obtener la tension de 5 V se debera priorizar la eficiencia. Eltipo de regulador que destaca en este aspecto es uno conmutado, entonces se diseno
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 27
una fuente de poder conmutada o SMPS (por sus siglas en ingles Switching Mode Po-wer Supply). El circuito a implementar es especıficamente un ((Buck Converter)), que esun tipo de regulador conmutado que fija la salida a una tension menor que la entrada.Se partio del diagrama basico del circuito propuesto en la hoja de datos del LM2596 deON-Semiconductor, a partir de este se anadieron circuitos de proteccion (descritos masadelante en esta seccion) para hacer mas robusta la fuente. El esquematico del reguladora 5 V se presenta en la figura 3.6.
Figura 3.6: Circuito de la fuente conmutada
3.5.1. Filtro LC
Para simplificar el proceso de seleccion de estos componentes, se tomo el valor de latabla de la hoja de datos del regulador para una eleccion rapida del inductor L1 y capacitorC21.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 28
Tabla 3.1: Tabla de seleccion rapida de capacitor/inductor de filtroNota. Fuente: Nota de aplicacon SNVS124D de Texas Instrument (pg. 23) .
La fila resaltada de la tabla 3.1, la cual corresponde a voltaje de salida 5 V y corrientemaxima de 3 A, detalla los siguientes valores : L1 = 47 µH y que C21 = 330 µF . El inductorpara el valor mostrado y para la corriente, adicionalmente se determino que los tipos en-capsulados o ((shielded)) pueden suprimir el campo irradiado, mejorando la EMC del PCBfinal. Para el capacitor de salida tambien se elige uno que presente tanto la capacidady voltaje determinados como que se clasifique de baja resistencia equivalente en serie o((Low ESR)) (por sus siglas en ingles, Equivalent Series Resistance).
3.5.2. Diodo de freewheeling
La eleccion del diodo de freewheeling (D3) se oriento por el camino del bajo consumode potencia. Por este diodo circulara la misma corriente salida durante el tiempo que elswitch bloquea la tension de entrada. Esta corriente junto con la caıda directa del diodo VDdeterminan la potencia del diodo PD segun la ecuacion 3.1.
PD = Imax × VD (3.1)
Un diodo Schottky presenta menor tension directa frente a un diodo de recuperacion rapida(fast recovery diode). El primero presenta caıdas tıpicas entre 0.3 a 0.6 V mientras queel segundo 0.8 a 1.1 V . Como se desea mantener la eficiencia lo mas alto posible seconsidero usar el BC540, el cual es un dispositivo que se acomoda tanto a los voltajes de
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 29
polarizacion directa e inversa como al nivel de corriente (acorde con la hoja de datos, estediodo excede en al menos 50 % cada una de las especificaciones mencionadas).
3.5.3. Capacitor de entrada
Este capacitor (C20) suprime los posibles transitorios de la lınea de alimentacion y sedesigna teniendo en cuenta la corriente de ripple RMS, IC RMS, con la formula provista enla hoja de datos del LM2596.
IC RMS > 1.2× IMax ×VoutVin
(3.2)
Si se toma como valor mınimo de alimentacion de entrada como 16 V , esto ocasiona unvalor de corriente de ripple del capacitor de IC RMS = 1.125 A. Ademas de esto, se debeprocurar tambien en este caso un capacitor del tipo LOW ESR. El capacitor que cumplecon estos requisitos y que se pudo tener acceso fue uno electrolıtico de motanje superficialde 470 µF , 50 V , 0.06 Ω y 1.19ARMS.
3.5.4. Otras consideraciones
La tension de alimentacion ingresa a traves de la bornera TB1 (bornera a tornillo dedos terminales con 5.08 mm de separacion entre los mismos) y llega al primer elementode proteccion, el diodo rapido D1 que evita funcionamiento en conexion reversa. El fusiblereseteable TH1 protege contra posibles sobrecorrientes. Es importante definir las carac-terısticas especıficas de este de acuerdo a la tension de entrada y a la corriente de entradaal regulador para una corriente de salida del regulador. Se eligio uno de 30 V y 0.35 A peropuede ser cambiado para voltajes/corrientes mayores si fuese necesario.
El jumper J1 hace que se obvie el regulador de voltaje, siempre y cuando el usuario seasegure de conectar a la entrada de voltaje 5 V . El diodo D2 es un supresor de transito-rios SZP6SMB11CAT3 de On Semiconductor, protege al regulador de picos de entrada ydescargas estaticas y segun la hoja de datos tiene un tiempo de respuesta menor a 1 ns.
El diodo LED en serie con resistencia R2 de 1 KΩ sirven para indicar visualmente quela fuente esta funcionando, la corriente que pasa por esta es menor a 3 mA si se consideraque la caıda de tension del tıpica para diodo LED rojo de montaje superficial es 2 V .
El diodo Zener Z1 en paralelo provee proteccion adicional que limita el sobrepasamientode la salida en el transitorio. Para evaluar el comportamiento de esta etapa de proteccionse simulo en LTSpice el circuito que se presenta en la figura 3.7.
Se simularon dos casos, para carga RL= 5 y 50 Ω, lo cual para una salida de 5 V implicauna corriente de salida de 1 A y 100 mA, respectivamente. Para ambos casos se grafica-ron las formas de onda de la tension de salida con y sin el uso del Zener y adicionalmente
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Figura 3.7: Circuito de simulacion SMPS.
la corriente que pasa por el Zener (cuando esta presente, valga la redundancia). Ambassimulaciones se hacen en regimen transitorio, los resultados se presentan en las figuras3.8 y 3.91: De analizar los dos graficos, se puede deducir que la proteccion contra so-
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
t [mseg]
0
1
2
3
4
5
6
7
Vo [
V]
0
0.2
0.4
0.6
0.8
1
Iz [
A]
Vo Con Zener
Vo Sin Zener
Corriente Zener
Figura 3.8: (izquierda) tiempo vs. voltaje de salida (derecha) tiempo vs. corriente del Zenerpara RL=5 Ω.
brevoltaje del Zener en paralelo tambien ayuda a disminuir el sobrepasamiento inicial delregulador (el maximo de la curva verde sobre el maximo de la curva azul) y adicionalmentese acorta el tiempo de establecimiento al valor de regimen. El pico de corriente del Zeneren este caso dura menos de 1 ms, lo que no representa un nivel peligroso de disipacionpara el dispositivo que se implementara (potencia maxima de 0.5 W ).
1Ambas figuras tienen dos ejes Y uno para tension (eje Y izquierdo) y otro para corriente (eje Y derecho)
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0 1 2 3 4 5 6 7
t [mseg]
0
1
2
3
4
5
6
7
8
Vo [
V]
0
0.2
0.4
0.6
0.8
1
1.2
Iz [
A]
Vo Con Zener
Vo Sin Zener
Corriente Zener
Figura 3.9: (izquierda) tiempo vs. voltaje de salida (derecha) tiempo vs. corriente del Zenerpara RL=50 Ω.
3.5.5. Ripple a la salida
Un factor importante de la SMPS es el nivel de ripple a la salida. La aproximacion quese tomo fue usar el mismo esquema de simulacion de la figura 3.7 para observar el nivelde ripple que vera a la salida para dos tensiones de entrada y para cada tension evaluarcon 3 cargas: 50, 5 y 1.66 Ω, que derivan en tres corrientes distintas de salida: 100 mA, 1 y3 A. El resultado de las simulaciones se presenta en las figuras 3.10 y 3.11.
7.5 7.505 7.51 7.515 7.52
t [ms]
4.964.98
5
Vo [V
] Salida para I=100mA
7.5 7.505 7.51 7.515 7.52
t [ms]
4.964.98
5
Vo [V
] Salida para I=1A
7.5 7.505 7.51 7.515 7.52
t [ms]
4.964.98
5
Vo [V
]
Salida para I=3A
Figura 3.10: Ripple de voltaje para tres corrientes cuando la entrada es Vin = 16 V .
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 32
7.5 7.505 7.51 7.515 7.52
t [ms]
4.964.98
5
Vo
[V
]Salida para I=100mA
7.5 7.505 7.51 7.515 7.52
t [ms]
4.964.98
5
Vo
[V
]
Salida para I=1A
7.5 7.505 7.51 7.515 7.52
t [ms]
4.964.98
5
Vo
[V
]
Salida para I=3A
Figura 3.11: Ripple de voltaje para tres corrientes cuando la entrada es Vin = 24 V .
Como se puede apreciar en las figuras 3.10 y 3.11 el nivel de ripple no varia de formasignificativa cuando varia la tension de entrada, pero sı lo hace cuando varıa la corrientede salida. Cuando se suministra una corriente de salida de I = 100 mA se presenta unnivel de ripple VR = 40 mV pp, mientras que para una corriente de I = 1 A, el ripple es deVR = 70 mV pp.
3.6. Fuente Lineal
Si bien es cierto el nivel de ripple encontrado para la fuente conmutada es relativa-mente pequeno respecto de la salida nominal (70 mV es el 1.4 % de 5 V ) y no afecta deninguna forma los circuitos digitales, se debe tener en cuenta que no se ha contempladoningun otro factor que pueda degradar la fuente (ruido termico y picos de corriente de losmismos circuitos digitales, por ejemplo). Si se generaliza este ripple para una posible eta-pa conmutada con salida de 3.3 V , que requiere el microcontrolador y otros dispositivos,se pueden tener errores considerables de mediciones en sensores analogicos.
Para consolidar lo expuesto se puede recurrir al siguiente ejemplo: Si se asume elmismo nivel de ripple que se encontro para el regulador conmutado de 5 V para la salidade un segundo regulador conmutado de 3.3 V , el cual alimenta al microcontrolador y asus conversores analogicos digitales; y se desea adquirir datos del sensor de presion
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 33
diferencial MPXV7002, que tiene una sensibilidad da por la ecuacion 3.3.
S = 1KPa
V(3.3)
Un nivel de ripple en la alimentacion de 70 mV pp causa un error en la medicion (DeltaS)que se puede expresar con la ecuacion 3.4.
∆S = 1KPa
V× 70 mV = 70 Pa (3.4)
Este error no tiene en cuenta ni el error del sensor ni el ruido que se acopla, se puedeexperar mayor error en la medicion. Para afrontar este problema se plantea una situacionde compromiso entre la eficiencia de la fuente y el nivel de ripple que se maneja, el cual seencuentra en usar un regulador lineal LDO (por sus siglas en ingles, Low Drop Out) en seriecon el conmutado de 5 V para generar los 3.3 V , adicionalmente, se filtrara este voltajegenerado usando chips de ferrite o ((Ferrite Beads)) para alimentar sensores analogicos.El esquematico disenado en Altium para esta etapa se muestra en la figura 3.12.
Figura 3.12: Regulador lineal con salida 3.3 V y filtrado con ferrites
Para verificar el funcionamiento del circuito de la figura 3.12 se realizo nuevamente unesquema de simulacion en LTSPICE, el cual consiste en colocar en cascada el reguladorlineal mostrado con el regulador conmutado (5 V de SMPS); adicionalmente se inyecto unafuente de ruido a la salida de 3.3 V que a su vez es modulada con una onda sinusoidalde 300 MHz. El motivo de esta modificacion es que los ferrites que se usaron como filtropara la tension y masa analogica son los MI0805M221R-100, los cuales segun su hoja dedatos presentan una resistencia de 220 Ω a 100 MHz y de esa forma se esta seguro queel ancho de banda de ruido estara por encima de esta frecuencia y se podra verificar sufuncionamiento en la simulacion. El esquema de simulacion se presenta en la figura 3.13.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 34
Figura 3.13: Esquema de simulacion de la fuente lineal con ruido inyectado.
En la figura 3.13 el bloque ((5V SMPS)) es un diagrama resumido de la fuente SMPSde la figura 3.8 (incluso se han preservado los 5 Ω de carga para que el regulador lineal sealimente de una lınea con ripple de al menos 70 mV pp). El regulador lineal se ha cargadocon 50 Ω y la parte filtrada con 150 Ω. El comportamiento del regulador determinado alejecutar la simulacion se muestra en la figura 3.14.
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
t [ms]
0
0.5
1
1.5
2
2.5
3
3.5
Vo [V
]
Tensión de salida del regulador lineal
Figura 3.14: Respuesta del regulador lineal.
Si se amplia la figura 3.14 en un intervalo dentro de su estado de regimen se puedeobservar dos situaciones favorables para esta configuracion: un bajo nivel de ripple enrelacion a la fuente conmutada, y la eficacia del filtrado con ferrites. La ampliacion esmostrada en la figura 3.15.
El nivel de ripple es menor a 40 µV pp, si se retoma el ejemplo del sensor MPXV7002
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 34
CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 35
3 3.002 3.004 3.006 3.008 3.01 3.012 3.014 3.016 3.018
t [ms]
3.30238
3.3024
3.30242
3.30244
Vo
[V
]Ripple de salida (incluye ruido).
3 3.002 3.004 3.006 3.008 3.01 3.012 3.014 3.016 3.018
t [ms]
3.30235
3.3024
Vo
[V
]
Ruido filtrado por ferrites
Figura 3.15: Ampliacion de figura 3.14 en estado de regimen.
se tendra un error por ripple dado por la ecuacion 3.5.
∆S = 1KPa
V× 40 µV = 40 mPa (3.5)
Este resultado es mucho mas satisfactorio que el de la contraparte conmutada. El otro ladodel compromiso es la perdida de eficiencia, segun la hoja de datos la corriente de reposomaxima del regulador NCP1117 es 10 mA, que es 100 veces menor a la salida maxima de1 A por lo que la formula para el calculo de eficiencia de fuentes lineales LDO se puederesumir a:
ηreg3.3V =VinVout
=3.3 V
5 V× 100 % = 73 % (3.6)
Este resultado es menor al tıpico 90 % que exhibe el regulador conmutado con LM2596.
3.7. PWR/GND
Este esquematico detalla la forma en que se desacoplan los pines de alimentacion delmicrocontrolador, el mismo concepto y criterio de desacoplo se generalizara a todos loscircuitos digitales que se implementen.
Desacoplar se refiere a aislar la fuente de los picos de corriente que generan los circui-tos digitales. Un elemento caracterıstico de la logica digital es un inversor CMOS (por sussiglas en ingles Complementary Metal-Oxide Semiconductor), un circuito digital cualquie-ra, como un modulo I2C, puede contener decenas de miles de inversores. Si se consideraal inversor como un celula basica contenida en circuitos digitales mas complejos, bastaevaluar el efecto que tiene un inversor sobre una fuente ideal que lo alimenta sin ninguntipo de desacople.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 36
Un inversor CMOS se contruye con dos transistores, un N-MOS y un P-MOS. Parasimular se eligieron modelos SPICE para transistores de 0.35 µm de ancho de canal, tec-nologıa aun vigente que acepta ser manejada por niveles de 3.3 V . El circuito de simulaciondel inversor se muestra en la figura 3.16.
Figura 3.16: Inversor con transistores de 0.35 µm de ancho de canal.
Se creo un circuito de simulacion que trabaja a niveles de 3.3 V (figura 3.17). Se inyectaen los pines GATE de ambos transistores una onda cuadrada a la entrada de 5 KHz y contiempo de crecimiento de 10 us. Se alimento al inversor con una fuente ideal con resistenciaen serie de 0.5 Ω y una inductancia que corresponde a una pista de cobre de 1 cm de largo,2 mm de ancho y grosor correspondiente a un PCB con 1 oz/in2 2, 5.6 nH.
La salida, como es de esperarse, se invierte. Lo que se busca resaltar es que existe unperiodo de transicion entre un cambio de nivel a la salida (producto de un cambio inverso ala entrada, valga la redundancia), por ejemplo en la salida, durante una transicion de nivelalto (N-MOS en alta impedancia y P-MOS en baja impedancia) a un nivel bajo (N-MOS enbaja impedancia y P-MOS en alta impedancia). Se pasa momentaneamente por un nivelde impedancia media de ambos transistores, la cual ocasiona un pico de corriente, comose muestra en la figura 3.18. El efecto de este pico de corriente sobre la fuente ideal semuestra en la figura 3.19.
La figura 3.19 muestra que un solo inversor puede causar variaciones en la fuente dealimentacion de hasta 0.07 mV respecto de su valor en estado de regimen. Este nivel de
2Se empleo el calculador de inductacias de la siguiente pagina: http://chemandy.com/calculators/flat-wire-inductor-calculator.htm.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 37
Figura 3.17: Circuito de simulacion con inversor.
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4
t [ms]
0
2
Vo [V
]
Entrada y Salida del inversor.
Vi
Vo
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4
t [ms]
0
0.05
I [m
A]
Corriente de transición.
Figura 3.18: Resultados de la simulacion del inversor.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 38
0 0.05 0.1 0.15 0.2 0.25 0.3
t [ms]
3.29892
3.29894
3.29896
3.29898
3.299
Vo
[V
]
Figura 3.19: Fuente ideal afectada por conmutaciones del inversor.
voltaje no es una cifra significativa. Para inspeccionar cual serıa el efecto de varios inver-sores se considero construir el mismo circuito de simulacion con 60 de estos (no se esperaun crecimiento lineal) y alimentar estos en grupos arbitrarios por 5 fuentes desfasadas si-milares a la de la figura 3.17(este circuito de simulacion se muestra en la figura B.1 delanexo). El resultado se visualiza en la figura 3.20.
0 0.05 0.1 0.15
t [ms]
3.298
3.2981
3.2982
3.2983
3.2984
3.2985
3.2986
3.2987
3.2988
3.2989
3.299
Vo [V
]
Figura 3.20: Fuente ideal afectada por 60 inversores.
Para el caso de la figura 3.20, la fuente experimenta una variacion maxima de ±1 mV ,tambien se resalta el caracter oscilatorio que adquiere cuando los inversores no estan enfase. Si se considera que existen miles de circuitos mas complejos en todos los dispositi-vos digitales que se emplearan, se puede esperar variaciones en la fuente de alimentacionde varios ordenes por encima del que se ha visto en ambos ejemplos, en este caso el aco-
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 39
plamiento de estas corrientes a la fuente puede degradarla significativamente, exponiendoel sistema general al fallos por su propio funcionamiento.
Un metodo de uso masivo para este tipo de situaciones es el uso de un capacitor dedesacoplo.
3.7.1. Capacitor de desacoplo
Un capacitor de desacoplo (en ingles ((Bypass Capacitor))) puede aminorar la degrada-cion de la fuente que se muestra en la figura 3.20. Basicamente el capacitor de desacoploprovee la corriente de conmutacion de los circuitos digitales antes que esta provenga dela fuente. Para tener una idea del efecto de su empleo, se coloco un capacitor de 10 µF
en paralelo con la fuente luego de la inductacia de 5.6 nH, que ya se dijo, simula lasinductancias de las pistas de conexion.
Tambien se opto por simular el mismo circuito reemplazando el capacitor ideal de 10 µF
con dos capacitores reales, modelados considerado solo la ESR y la ESI. Ambos parame-tros fueron obtenidos de las tablas 3.2 y 3.3. Nota. Fuente: Cain, Jeffrey COMPARISON
Tamano de Encapsulado Inductancia (pH)
Ceramico
603 850
805 1050
1206 1250
1210 1020
Tantalio
R 1600
A 2200
B 2250
C 2800
Tabla 3.2: Inductacia equivalente en serie Capacitores Ceramicos y de Tantalio.
OF MULTILAYER CERAMIC AND TANTALUM CAPACITORS (p. 3)
Para la simulacion se eligio de estas tablas:
Capacitor ceramico 10 µF , encapsulado 0805, ESL=1050 pH ESR=600 mΩ.
Capacitor de tantalio 10 µF , encapsulado ((A)), ESL=2200 pH ESR=1600 mΩ.
El resultado puede visualizarse en la figura 3.21. Se puede observar del resultado mostra-
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 40
Tabla 3.3: Resistencia equivalente en serie de varios capacitores.
0 0.05 0.1 0.15t [ms]
3.2985
3.299
Vo
[V]
Alimentación con capacitor ideal
0 0.05 0.1 0.15t [ms]
3.2985
3.299
Vo
[V]
Alimentación con capacitor de tantalio
0 0.05 0.1 0.15t [ms]
3.2985
3.299
Vo
[V]
Alimentación con capacitor cerámico
Figura 3.21: Alimentacion con capacitor de desacoplo Ideal, Tantalio y Ceramico.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 41
do que el uso de un capacitor de tantalio o ceramico no desacoplan las corrientes tan biencomo uno de ideal, esto era de esperarse. La informacion de mayor valor se encuentra encomparar los dos capacitores modelados con ESR y ESL, el mejor comportamiento, paraun mismo valor de capacidad lo posee el ceramico, que presenta menor ESR y ESL quesu contraparte de tantalio. Se espera que independientemente del valor de capacidad, auna determinada frecuencia la respuesta del capacitor es definida por sus caracterısticasde ESR y ESI y no por su capacidad nominal.
Se verificara la ultima afirmacion comparando el capacitor de tantalio con uno ceramico100 nF de menor tamano (encapsulado 0603): C0603C104K8RACTU. Segun su hoja dedatos presenta un Factor de Disipacion o Dissipation Factor (por sus siglas en ingles DF)de 5 %, para encontrar la ESR de este capacitor se recurre a la siguiente formula (la tabla3.3 no incluye el valor para este encapsulado).
DF =ESR
Xc
= 0.05 (3.7)
Si se considera una frecuencia de f = 10 MHz, la reactancia capacitiva Xc puede serexpresada con la ecuacion 3.8.
Xc = 2πfC = 2π(10× 106)(1009) = 6.283 Ω (3.8)
Ahora se calcula la ESR con la ecuacion 3.9.
ESR = (0.05)(6.283) = 314.16 mΩ (3.9)
Se realizara una simulacion aumentando la frecuencia de las conmutaciones a 10 MHz yconfigurando el tiempo de crecimiento a 10 ns, tambien se redujeron el numero de inver-sores a 20. La simulacion se repetira en dos configuraciones de desacoplo:
Desacoplo con dos capacitores de tantalio en paralelo, ambos de 10 µF (ESR =
1.6 Ω y ESI = 2200 pH
Desacoplo con capacitor de tantalio en paralelo a ceramico C0603C104K8RACTU(100 nF , ESR = 0.314 Ω y ESI = 850 pH).
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 42
0.05 0.06 0.07 0.08 0.09 0.1 0.11 0.12 0.13t [us]
3.2987
3.2988
3.2989
3.299
3.2991
Vo
[V]
Alimentación con 2 capacitores de tantalio 10 [uF]
0.05 0.06 0.07 0.08 0.09 0.1 0.11 0.12 0.13t [us]
3.2987
3.2988
3.2989
3.299
3.2991
Vo
[V]
Alimentación con cap tantalio 10 [uF] y cerámico 100 [nF]
Figura 3.22: Simulacion con 20 inversores a 10 MHz y tiempo de crecimiento 10 ns.
Como se puede observar en la figura 3.22, pese a que se esperarıa menor variacion dela alimentacion con dos capacitores de tantalio de 10 µF (que suman un total de 20 µF ),frente a uno 10 µF del mismo tipo con uno de 100 nF (que suman un total de 10.1µF , sinembargo, el grafico muestra que para el primer caso la alimentacion presenta una variacionpico de 0.4 mV mientras que el segundo 0.2 mV . Esto sucede porque a la frecuencia enque se simulo el circuito los capacitores de mayor valor entran en su region inductiva,mientras que el capacitor de menor valor aun sigue en su region capacitiva.
La simulacion comprueba que para efectos de usar un capacitor de desacoplo el valorde ESR y ESI que presente importa tanto como el valor de la capacidad misma, tambiense comprueba la famosa regla de oro o ((Rule of thumb)) de desacoplar la fuente de ali-mentacion con un capacitor de 100 nF . Esta regla comprobada se visualizara en el uso decapacitores de 100 nF en encapsulado 0805, los cuales se escogieron sobre la version deencapsulado 0603 considerando no solo la capacidad de desacoplo, sino que tambien lafacilidad de soldado en el PCB final y disponibilidad en el mercado (descartando importa-ciones).
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 43
La directa aplicacion de este regla sobre el diseno realizado se puede observar enla figura 3.23. En la figura 3.23 se puede apreciar en un solo bloque todos los pines de
Figura 3.23: Esquematico de alimentacion del microcontrolador NXP LPC4337.
alimentacion del microcontrolador (Bloque ((IC1R))). Se puede observar como todos lospines con prefijo ((VDD)) son desacoplados con un capacitor de 100 nF . Un caso que sepuede resaltar es el pin 137 ((VDDA)), que se usa un desacoplo como el planteado en elanalisis anterior usando dos capacitores ceramicos de 10 µF tamano 1206 y uno de 100 nF
tamano 0805. Todos los pines desacoplados se llevan a una pista de masa local ((LGND)),la cual se conecta al plano de masa en un solo punto, mas detalles de esta decision dediseno se veran en el capıtulo 3.
Todos los circuitos digitales empleados en las siguientes secciones seran desacopla-dos de la misma forma.
3.8. GPIO
En este esquematico se detallan las conexiones de los pines de proposito general delmicrocontrolador. Estas conexiones pueden ser vistas en los esquematicos correspondien-
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 44
tes en las figuras A.7 y A.8 del anexo, en resumen se conectan pines para las siguientesfunciones:
8 salidas/entradas digitales de proposito general.
8 salidas/entradas digitales para radiocontrol.
Puerto serie para modulo XBee.
Puerto serie para GPS.
Salida para funcion ((sleep)) del modlo XBee.
Habilitador y deteccion de la tarjeta SD.
Puerto SPI para tarjeta SD.
6 salidas para LEDs en la placa.
4 entradas provenientes de switches en la placa.
3.8.1. Interruptores de entrada
La placa incluye 4 interruptores normalmente abiertos conectados de acuerdo al es-quematico mostrado en la figura 3.24.
Figura 3.24: Esquematico de interruptores.
En el esquematico mostrado se observa como la entrada del microcontrolador tiene laresistenca R6 de 1 KΩ en serie, la cual se incluye como proteccion. Si no estuviera estaresistencia y el pin se configura por software como salida (baja impedancia) y se asigna unnivel alto, presionar el switch ocacionarıa un cortocircuito, la resistenci R6 limita la corrienteante esta situacion a 3.3/1000 = 3.3 mA. Cuando el pin esta configurado como entrada, R6pierde significancia (la impedancia del pin es de al menos 2 ordenes mas). La resistenciaR10 de 10 KΩ es una resistencia de pull-up, cuando el switch esta abierto, lleva la entrada
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 45
del microcontrolador a nivel alto. Al presionarse el switch el pin de entrada ve un nivel bajoy una corriente de 0.03 mA pasa por R10.
3.9. Dispositivos I2C
En el diseno existen tres sensores, una memoria y un controlador de salidas moduladaspor ancho de pulso que se comunican con el microcontrolador por protocolo I2C (delingles Inter-Integrated Circuits), este es un tipo de bus creado por Philips (actualmenteNXP) que permite comunicacion entre dispositivos por solo 2 cables. No es el tema deeste documento detallar el funcionamiento de este bus, pero sı los cuidados que hay quetener al implementar circuitos que lo usen. Los dispositivos que se conectan al bus I2Cdel microntrolador son:
LSM303D: Acelerometro y magnetometro 3D.
LPS331: Sensor de presion absoluta.
L3GD20H: Giroscopo de 3 ejes.
24AA1025: EEPROM de 1 Mb.
PCA9685PW: Controlador PWM de 12 bit y 16 salidas.
La figura 3.25 muestra el sımbolo esquematico de conexion del bus I2C en los respectivospines del microcontrolador. El nombre de las dos lıneas del bus son ((I2C SCL)) e ((I2CSDA)), como se muestra, ambas lıneas estan conectadas a 3.3 V a traves de un resistor depull-up. Todos los dispositivos mencionados se conectaran a estas dos lineas y trabajan a3.3 V , por lo que ningun cambiador de nivel sera requerido.
Para disenar la conexion de estos dispositivos se deben verificar dos aspectos: el valorde los resistores de pull-up y la capacidad maxima entre las lıneas. La tabla 3.4 muestraalgunas especificaciones del bus I2C con las que se realizara el diseno:
3.9.1. Resistencias de pull up
El maximo y mınimo valor que puede adoptar esta resistencia se puede obtener de lassiguientes expresiones [9]:
Rp(max) =tr
0.8473× Cb
(3.10)
Rp(min) =VDD − VOL
IOL
(3.11)
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Figura 3.25: Esquematico de conexion del bus I2C del microcontrolador.
Standard-mode
Frecuencia de clock SCL (fS) 100[KHz]
Tiempo de crecimiento (tr) 1000[ns]
Capacidad maxima de cada lınea (Cb) 400[pF ]
Salida de tension a nivel bajo (VOL) 0.4[V ]
Salida de corriente a nivel bajo(IOL) 3[mA]
Tabla 3.4: Especificaciones relevantes del bus I2C.
Nota. Fuente: Hoja de especificaciones UM10204 de NXP I2C-bus specification and usermanual (p. 54).
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 47
Tanto la memoria EEPROM, como el controlador PWM en sus respectivas hojas tecnicasestablecen una capacidad de entrada de 10 pF , no se muestra este parametro para lossensores de aceleracion, presion y giroscopo. Estos tres sensores son del mismo encap-sulado ((LGA-16)), de dimensiones menores que los demas encapsulados, por lo que sepuede esperar capacidad menor que los dos primeros casos. Para hacer una estimacionde la capacidad total se asumira 10 pF por sensor. La capacidad total Cb total es 50 pF .
Si se toma el tiempo de crecimiento mostrado en el cuadro 3.4 y la capacidad total es-timada; y luego se reemplazan estos dos valores en la ecuacion 3.10 se tiene el resultadoque se muestra en la ecuacion 3.12.
Rp(max) =1× 10−6
(0.8473)50× 10−12= 200 KΩ (3.12)
Reemplazando los valores del cuadro 3.4 en la ecuacion 3.11 se obtiene Rp(min).
Rp(min) =3.3− 0.4
3× 10−3= 966.67 Ω (3.13)
El valor nominal elegido que cumple estas caracterısticas es Rp = 10 KΩ. Se muestraen las figuras 3.26-3.30 la implementacion de cada sensor contenida en el esquematicoI2C, que incluye el desacoplo de fuente recomendado en las respectivas hojas de datosde cada sensor.
Figura 3.26: Esquematico del LSM303D.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 48
Figura 3.27: Esquematico del 24AA1025.
Figura 3.28: Esquematico del LPS331.
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Figura 3.29: Esquematico del L3GD20H.
Figura 3.30: Esquematico del PC9685PW.
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3.10. Dispositivos varios
Esta seccion comprende los circuitos de entrada y salida que incluye la placa ası comomodulos analogicos.
3.10.1. LEDs indicadores
La placa incluye 6 LEDs indicadores, cada uno esta conectado a su pin de controlcorrespondiente en el microcontrolador a traves de un MOSFET canal N (Q1-6) como semuestra en la figura 3.31. El MOSFET canal N es el 2N7002, su proposito es reducir elconsumo de corriente a traves del microcontrolador, extrayendo la corriente necesaria parahacer funcionar los LEDS de la fuente de alimentacion conmutada.
Figura 3.31: Esquematico de Leds indicadores.
La resistencia R14 de 10 KΩ en serie con la salida limita la corriente en caso de uncortocircuito entre los terminales Gate y Source del MOSFET, ademas en funcionamientonormal se limita la velocidad de conmutacion del MOSFET, pues este solo entra en con-duccion cuando la capacidad entre Gate y Source CGS esta cargada, la resistencia limita larapidez de esta carga, por lo tanto limita la velocidad de conmutacion. La resistencia R18de 330 KΩ es una resistencia de pull-down que descarga CGS cuando el dispositivo noesta en funcionamiento (al mismo tiempo disminuye de forma poca significativa el tiempode apagado del MOSFET).
Cuando Q1 esta en conduccion, la corriente que pasa por el diodo es limitado por laresistencia R22 de 680 Ω, obviando la resistencia de encendido de Q1, RsON , que es de al
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 51
menos dos ordenes por debajo de R22 y considerando la caıda directa del diodo 2 V , setiene la corriente limitada a 4.4 mA.
3.10.2. Modulo XBee
XBee es una placa de radiofrecuencia que permite comunicacion inalambrica a travesde protocolo serial, el PCB incluye un conector de 2 mm de separacion entre pines, sudiagrama de conexion se presenta en la figura 3.32.
Figura 3.32: Esquematico XBEE XB24-API-001.
Unicamente se han considerado las conexiones de comunicacion por puerto serieTx/Rx y un pin digital con el que el microcontrolador pueda poner al XBee en modo debajo consumo (Sleep). Opera a 2.4 GHz.
3.10.3. Modulo GPS
El modulo GPS es un modulo EM-506, en el PCB solo se incluye el conector para estedispositivo. La informacion de ubicacion se da por puerto serie. Su diagrama de conexionse muestra en la figura 3.33.
Si bien este modulo se alimenta de 5 V , la salida de su puerto Tx es de nivel 3.3 V ,el cual es compatible con el microcontrolador sin ningun acondicionamiento. Opera a1.575 GHz.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 52
Figura 3.33: Esquematico GPS EM 506.
3.10.4. Sensor de Corriente
Los sensores de corriente deben ser acondicionados para que su resolucion este acor-de con los niveles de corriente que acotan el consumo del dispositivo que se mide. Elconsumo depende de muchos factores, numero de servos que se deben mover, el torqueque estos desarrollen, numero de amplificadores de RF, etc.
Se decidio no incluir un medidor de corriente ya configurado para una resolucion yrango especıfico porque se desconoce el consumo final de corriente de los actuadoresque se controlaran. Se considero dejar un conector que provee alimentacion de 5 V , GNDy entrada para cualquier sensor de corriente analogico.
Como se muestra en la figura 3.34, la entrada del sensor pasa por un divisor resistivo,cuyo punto medio debe ser llevado a un maximo de los 3.3 V de trabajo de microcon-trolador (se puede cambiar R53 a cualquier valor para lograrlo), un filtro pasabajos RC yfinalmente un buffer basado en el amplificador operacional LM324. Se eligio este opera-cional por su disponibilidad en el mercado.
3.10.5. Memoria SD
La memoria SD se incorpora a traves de un conector SD de montaje superficial. Seeligio el tipo de memoria SD de tamano standard, la cual puede ser llevada al tipo Micro-SD con un adaptador. El protocolo de comunicacion es SPI con tres pines que trabajancon 3.3 V , nuevamente no se requiere ningun traductor de nivel.
El conector es un 3M SD series, e incorpora pines de proteccion contra escritura y
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 53
Figura 3.34: Sensor de Corriente.
deteccion de la insercion de la memoria SD (WP y CD respectivamente), los cuales sonruteados a puertos digitales del microcontrolador usando una resistencia de pull-up porcada puerto. El esquematico de conexion de la memoria se muestra en la figura 3.35.
Figura 3.35: Memoria SD.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 54
3.10.6. Sensor de presion diferencial
Para medir la presion diferencial se usa un sensor MPXV7002. Segun su hoja de datos,este sensor se alimenta de 5 V , y tiene como salida una tension referenciada a GNDque tiene como maximo valor 4.5 V de acuerdo a la diferencia de presion entre las dostomas. Ademas tiene un offset de voltaje de 2.5 V , de esta forma el sensor puede detectarpresiones positivas o negativas respecto de una de las tomas de aire.
Para este diseno solo se consideran presiones positivas, por este motivo se acondicio-nara la senal de salida del sensor para que esta sea transformada a un valor digital conmayor resolucion. El esquematico se muestra en la figura 3.36.
Figura 3.36: Sensor de Presion Diferencial.
Con dos amplificadores operacionales del LM324 se realiza el acondicionamiento desenal, uno se utiliza en configuracion resta (IC16 B de la figura 3.36) y otro como bufferpara el divisor resistivo que define el voltaje de offset que se restara (IC16 A de la figura3.36).
Las resistencias R46 y R47, R44 y R45 definen la ganancia (G) de la senal resta a lasalida de IC16B segun la ecuacion 3.14.
G =R46
R44=R56
R45(3.14)
Esta ganancia lleva la maxima salida esperada (mas un margen de seguridad) a 3.3 V ,
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 55
que es la maxima tension de entrada que soporta el puerto ADC asignado a adquirir estasenal.
3.10.7. Sensor de voltaje de baterıa
Consiste en un circuito que con divisor de tension y un amplificador operacional confi-gurado como buffer sensa la tension de la bateria:
Figura 3.37: Sensor de Voltaje de Baterıa.
El divisor resistivo, definido por R49 y R50 puede ser modificado alterando el valor deestas resistencias de tal forma que se cumpla la siguiente condicion.
Vi ×R50
R49 +R50< 3.3 V (3.15)
Donde Vi es la tension que alimenta el PCB (entrada al regulador SMPS).
Los valores de R49 y R50 que se muestran en la figura 3.37 fueron elegidos parauna maxima tension Vi(MAX) = 24 V , de tal forma que la salida correspondiente delamplificador operacional es 2.99 V . Entre el divisor y el buffer hay un filtro pasabajos R-Ccon frecuencia de corte de 1.6 KHz, el cual filtra ruido y limita en banda el amplificadoroperacional.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 56
3.11. Debugger
La placa disenada no incorpora un debugger, por tratarse de una placa de uso final,pero si incluye un puerto de conexion de 10 pines para un adaptador JTAG, el cual consisteen un conector de montaje superficial de 2 filas por 5 columnas con espaciado (((pitch)))vertical y horizontal de 1.27 mm.
Las senales que se emplean para programar y/o depurar el microcontrolador son TMS,TCK, TDO, TDI y RESET. Todas estas senales son conectadas de acuerdo al conectorestandarizado de 10 pines como indica la figura 3.38.
Figura 3.38: Esquematico del puerto de Debug.
3.12. Diseno de un Debugger basado en FT2232H
Para comprobar el funcionamiento del puerto JTAG mostrado en la figura 3.38, se di-seno una placa externa que realiza el mismo circuito de debugger JTAG que la EDU-CIAA.El esquematico se puede observar en la figura 3.39.
El integrado FT2232H contiene dos puertos de comunicacion USB a varios otros pro-tocolos (ambos puertos independientes). En particular se usa el puerto A configuradocomo conversor USB-Puerto Serie (RS2232) y el puerto B como MPSSE (del ingles, Multi-Protocol Synchronous Serial Engine), el cual se puede configurar como SPI, I2C y JTAG.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 57
Figura 3.39: Esquematico del debugger externo.
En la figura 3.39 se muestra las conexiones de las senales JTAG al integrado respe-tando la hoja de datos y el circuito modelo provisto en esta.
Un detalle importante es que la configuracion del FT2232 se guarda en la EEPROM96L46, la cual se conecta por SPI.
La conexion a la PC que realiza la depuracion (debug) es realizada por un puerto USBmini, este puede proveer tension o no al debugger y al target siempre y cuando el jumperJ1 este conectado. Adicionalmente al debugger en la PC aparecera un puerto serie quepuede ser conectado al PCB por un conector de 2.54 mm de pitch.
El clock de este sistema utiliza un cristal de 12 MHz y tanto las senales del reloj,como la senal diferencial del puerto USB fueron ruteadas con pares diferenciales gene-rados automaticamente con Altium Designer. Para el caso del puerto USB, que tiene unafrecuencia de hasta 480 MHz en configuracion de alta velocidad, se requiere que los ter-minales USB-P y USB-N tengan una impedancia de 90 Ω. Por esto se configura con Altiumdesigner la impedancia deseada que se calcula con los parametros del PCB (se detallaesto mas adelante).
El oscilador de 12 MHz requiere que las dimensiones de la pista no superen un decimode su longitud de onda (Regla de diseno), entonces siempre que las pistas no superenC/(12×106×10) = 2.5 m no se tendra la necesidad de controlar la impedancia, aun ası seprocurara que las pistas tengan la misma longitud, razon por la cual tambien se configuracomo par diferencial.
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CAPITULO 3. DISENO DEL ESQUEMATICO DEL PCBEN SOFTWARE CAD Pagina 58
La implementacion de esta placa se vera en el capıtulo 4.
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Capıtulo 4
Diseno de PCB de 4 capas
Para reducir el tamano del PCB se necesita aumentar la densidad de componentes,por ello se decidio hacer el PCB de 4 capas en lugar de 2. Las 4 capas, nombradas encorrecto orden son:
TOP (Capa Superior).
GND (Plano de GND).
SIG-PWR (Plano interno de senales y alimentacion).
BOT (Capa inferior).
Otra ventaja de usar 4 capas es el mejor aislamiento entre las senales que van por lascapas TOP y BOT, pues existe un plano de GND entre ellas.
4.1. Esquematico a PCB
El proceso de creacion del PCB implica acomodar la huella de cada componente enla localizacion que uno desea, una vez se haya logrado una disposicion que se considereadecuada se va a proceso de ruteo. Rutear es crear pistas de cobre que conectan los padsde los diversos componentes.
Cada componente tiene una huella que esta asociada al respectivo esquematico. AL-tium permite, una vez creado el esquematico, generar a partir de este una plantilla dePCB.
La plantilla de PCB consiste en un formate de PCB vacıo todas las huellas corres-pondientes a cada componente agrupadas por sub-esquematico sin conexionado. Todasestas huellas tienen un indicador de conexion llamado ((ratline)). Un ratline es una linearecta que une dos pines, la linea indica que debe haber una pista de cobre que conecte
59
CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 60
ambos pines. Hasta que no se haya creado una pista que efectue la conexion, el ratalineno desaparece.
4.2. Biblioteca de Huellas
Las huellas que se usan para desarrollar el PCB en general son provistas en la biblio-teca standard de Altium, sin embargo existen muchos componentes que no cuentan conesta. El proceso de seleccion de la biblioteca de huellas es fundamental, pues no solopermite que un componente encaje perfectamente en la huella, tambien implica que elcomponente se pueda soldar con el metodo que se haya determinado para este proceso.
Se busco que las huellas sean lo suficientemente grandes para que se pueda soldarcomodamente con una estacion de soldado estandar. Para este efecto se tomo comoreferencia la norma IPC-2221A, tomando siempre las recomendaciones catalogadas como((Low Density)) o Baja Densidad, que presenta pads y agujeros mas grandes.
4.3. Stack Up
El Stack Up (apilamiento de capas de PCB), es definido por el fabricante, el que fueproporcionado para la implementacion de este trabajo se muestra en la figura 4.1.
Figura 4.1: Stack Up del fabricante.
Con esta informacion se debe configuro el Stack Up de Altium como se muestra en lafigura 4.2.
4.4. Reglas de Diseno
Para asegurar la robustez en el diseno, se optaron por seguir varias reglas de disenoorientadas a prevenir problemas de compatibilidad electromagnetica. Estas reglas son:
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 61
Figura 4.2: Stack Up en Altium.
Reduccion de loops de GND.
Caminos de baja inductancia para senales de alta frecuencia.
Reduccion de crosstalk (capacitivo e inductivo).
Optimo ruteo de capacitores de desacoplo.
4.4.1. Reduccion de loops de GND
Todos los puertos, por mas que sean de tension, son fuentes o sumideros de corrientes.Dichas corrientes tienen uno o varios caminos de retorno a su fuente dependiendo de lafrecuencia de la senal de corriente. Si se trata de una senal de baja frecuencia (orden delos KHz o menor) cualquier camino conductivo sirve de camino de retorno, por otro lado,si es de alta frecuencia (orden de los MHz o mayor) el camino de retorno es el camino demenor inductancia).
Un loop de corriente o GND loop es causado cuando una senal tiene mas de unacamino retorno (varios caminos de baja resistencia en baja frecuencia o varios caminosde baja inductancia en alta frecuencia. Este camino de retorno esta siempre apuntando aun punto de potencial de referencia, el cual es GND.
El terminal GND o plano de masa es la referencia de tension (se considera que estareferencia de tension es de 0 V ). Si el plano de masa es de material conductor perfecto(conductancia infinita e inductancia nula), entonces todos los circuitos conectados a esteplano de masa tienen exactamente la misma referencia sin importar el lugar en que seconecten al plano de GND ni la corriente de retorno que le corresponde. Esta situacion semuestra en la figura 4.3.
En la practica esto no se cumple. La conexion a un plano de masa puede ser modeladacon una red R−L (Resistencia-Inductor), de esta forma si la fuente de corriente y la carga
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 62
Figura 4.3: Conexion con plano de masa perfecto.
estan conectadas en puntos distintos del plano de masa, a traves de distintas redes RL porlas que pasan distintas corrientes, estos puntos pueden estar a una diferencia de tensiondeterminada por la corriente de retorno de su red o la de otro circuito que pasa por elmismo nodo.
Por ejemplo, en la figura 4.4 se muestra el caso en que la fuente y la carga estana diferentes referencias debido al camino que toma su respectiva corriente I1. Se debeobservar que la corriente parte de la fuente IC1 hacia la carga ZL1 y luego puede tomardos caminos, el camino que pasa por Lg1 - Rg1 - GND2 y el que pasa por Lg2 - Rg2 - Lg3- Rg3 - GND1, dividiendose en I1B e I1A, respectivamente.
Si ZA = Rg2 + Rg3 + jω(Lg2 + Lg3) y ZB = Rg1 + jωLg1, y se tiene que I1A e I1B
responden a las ecuaciones 4.1 y 4.2, respectivamente.
I1A = I1×(
ZB
ZA + ZB
)(4.1)
I1B = I1×(
ZA
ZA + ZB
)(4.2)
La diferencia de tension entre las referencias que ven fuente IC1 y la que ve la carga ZL1esta dada por la siguiente ecuacion.
∆Vg = Vg1 − Vg2 = I1A(Rg3 + jωLg3)− I1B(Rg1 + jωLg1) (4.3)
Si bien es cierto esta situacion que no se puede evitar, pues todo material conocido tieneuna inductancia y una resistencia, sı es posible evitar situaciones que agraven la diferenciade potencial entre referencias, especialmente en circuitos analogicos se alta sensibilidad.Un ejemplo se presenta en la figura 4.5.
Como muestra la figura 4.5, ademas de los puntos de conexion al plano de masa, existeuna red (Rg-Lg) que conecta los puntos de referencia. Existen dos posibles caminos para
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Figura 4.4: Diferencia de potencial entre las referencias GND1 y GND2.
la corriente de retorno, para el caso de IC2, la gran parte de esta corriente ira por el caminode menor resistencia/inductancia (Rg2 y Lg2), una parte se ira por el otro camino (Rg Lg
Rg3 Lg3). Respectivamente las partes son I2a e I2b.
Si el circuito IC2 es un circuito de alta corriente (un orden por encima de la corrientede IC1), el efecto que causa la parte de esta corriente (I2) sobre la referencia de IC1 esimportante, Vg2 es modulada por I2, de esta forma se afecta al circuito IC1 (de menorcorriente). Este es el fenomeno atribuido a los loops de GND.
Se debera tener especial cuidado en unir cada terminal GND de cada integrado alplano de masa, evitando usar pistas que creen caminos alternativos para la corriente deretorno que pasen por las conexiones a GND de otros integrados.
Un ejemplo de aplicacion de esta regla se da en la conexion a GND del microcontrola-dor, para este ruteo se eligio una topologıa tipo Single Point, que es una forma de rutearlos pines GND de cada componente uniendo estos al plano de masa en un unico punto.Para conseguir esto, en el diseno de esquematico se debe crear un componente dedicadopara este fin (componente marcado como ((STAR)) mostrado en la figura 4.6).
La figura 4.7 muestra la union de la masa local al plano de GND.
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Figura 4.5: Circuito IC2 e IC1 conectados a GND
Figura 4.6: Esquematico anexo al de la figura 3.36.
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Figura 4.7: Union de GND local del microcontrolador a plano de masa en un solo punto.
4.4.2. Caminos de baja inductacia para senales de alta frecuencia
En las senales de alta frecuencia (mayores a 100 KHz) las corrientes de retorno tomanel camino de menor inductancia, si una pista lleva una una senal de alta frecuencia y bajoesta hay un plano de masa, la densidad de corriente de retorno (por el plano de masa) sedistribuye en el plano de masa bajo la pista como se muestra en la figura 4.8.
Como muestra la figura 4.8, la mayor parte de la corriente de retorno en el plano de ma-sa se concentra bajo la pista que lleva la senal, entonces este camino se trata del caminode menor inductancia. A medida que se aumente la frecuencia de la senal mayor sera laconcentracion justo debajo de la pista que transporta la senal en relacion los alrededores.
Si por algun motivo el plano de masa no es continuo en el camino de la corriente deretorno, se altera el camino de menor inductancia en la corriente de retorno. Dependiendode la intensidad de la corriente y el tamano de la discontinuidad (o abertura en el plano demasa) se generara un loop de corriente que causara irradiaciones, que a su vez causanEMI. Esta situacion es representada en la figura 4.9.
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 66
Figura 4.8: Distribucion de corriente de retorno.
Nota. Fuente: Texas Instruments High Speed PCB Layout Techniques (p. 5).
Figura 4.9: Abertura en el plano de masa debajo de una pista portadora de senal.
Como regla general en el diseno del PCB se evitaran aberturas en el plano de ma-sa justo bajo las pistas que portan senales de alta frecuencia. Un ejemplo de aplicacionespecıfica de esta regla se muestra en la figura 4.11.
Como se muestra en el plano de masa de la figura 4.10, se procuro que este seacontinuo bajo las pistas de las senales X1 N y X1 P (Par diferencial que conecta el cristalde 12 MHz al microcontrolador). Se debe tener cuidado cuando se define la localizacionde las vıas de alimentacion y masa en las inmediaciones, no se deben crear aberturas enel plano de masa bajo las pistas que portan estas senales.
4.4.3. Crosstalk
Crosstalk es la alteracion causada por el campo electrico o magnetico de una senalque afecta una senal adyacente .
El crosstalk es principalemte un fenomeno de campo cercano, dependiendo de la ubi-
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 67
Figura 4.10: Plano de masa continuo sobre las pistas de alta frecuencia del oscilador acristal.
cacion relativa de las pistas ((fuente)) y ((vıctima)). Se puede analizar este fenomeno princi-palmente como [10]:
Crosstalk capacitivo (campo electrico) (CTC). Producido por voltaje y de naturalezacapacitiva.
Crosstalk inductivo (campo magnetico) (CTI). Producido por corriente y de naturalizainductiva.
4.4.4. CTC
Como regla general el CTC se produce cuando las pistas son dispuestas una sobre otraen distintos planos. Las senales se acoplan de una pista a la otra a traves del capacitorformado por ambas pistas y el material dielectrico que las separa. Se ilustra este conceptoen la figura 4.11.
Como se muestra en la figura 4.11, las dos pistas forman un capacitor parasito quedeja pasar senales de alta frecuencia de un lado a otro.
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 68
Figura 4.11: CTC.
Nota. Fuente: Glen Dash. Minimizing Ringing and Crosstalk.
Se sabe que la impedancia de este capacitor debe ser inversamente proporcional a lafrecuencia y a la capacidad, es decir minimizar esta capacidad (o la frecuencia) resulta enla reduccion del CTC.
Si bien es cierto que el diseno cuenta con un plano de masa intermedio entre cualquiersenal de la capa TOP, existen senales entre el plano BOTTOM y SIG PWR que estanpropensas a este tipo de acoplamiento. Como regla general de diseno, para estos dosplanos, se buscara minimizar el area de solapamiento entre las pistas de senales de altavelocidad (digitales en general), disminuyendo de esta forma la capacidad y por lo tanto elCTC.
A modo de ejemplo, se presenta en la figura 4.12 la distribucion de pistas del PCBen que se ve esta regla aplicada. En la figura 4.13, las pistas azules corresponden al
Figura 4.12: Minimizacion de area solapada entre pistas.
plano BOTTOM, mientras que el las amarillas al plano SIG PWR. Se puede comprobarque pistas que traen senales digitales en ambos planos son dispuestas de tal forma que elarea de solapamiento es mınima. Por ejemplo, se puede verificar en esta misma figura elcaso de las pistas rotuladas como ((XBEE TX)) y ((XBEE RX)) en el plano SIG PWR, que
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 69
solapan con las pistas rotuladas ((SD CLK)), ((SD CD)), ((SD CS)) en el plano BOTTOM enun area reducida.
CTI
En este tipo de crosstalk las senales se acoplan entre pistas en el mismo plano, laforma en que se acopla la senal es mostrada en la figura 4.13. La imagen muestra comodadas dos pistas en el mismo plana, dispuestas de forma paralela y separadas por unadistancia determinada, forman un transformador. En este sentido, una pista por la quepasa corriente se comporta como un bobinado primario que induce una corriente a la otrapista como si esta fuera un bobinado secundario.
Figura 4.13: CTI.
Nota. Fuente: Glen Dash. Minimizing Ringing and Crosstalk.
La figura 4.14 muestra el comportamiento del CTI. El circuito tiene una vıctima y unafuente. Se puede pensar que en la fuente hay una corriente que se desplaza de izquierdaa derecha de la salida del primer inversor a la entrada del segundo.
En la pista vıctima dos corrientes son inducidas: una que se desplaza hacia R2 y otrahacia R1. Tanto R1 como R2 son las impedancias vistas por cada corriente, no importa sison una carga resistiva o la impedancia de salida de algun circuito digital.
Es importante observar los dos graficos de las tensiones desarrolladas en ambas im-pedancias, como se puede ver en la parte inferior de la figura 4.14, la forma con mayorintensidad y contenido de frecuencias es la senal causada por la corriente que se desplazahacia R1 (VR1).
El grado de CTI es determinado por tres factores dimensionales:
Distancia total en que ambas pistas son paralelas (d1).
Distancia perpendicular entre el borde de ambas pistas (d2).
Distancia de las pistas al plano de masa (d3).
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Figura 4.14: Pista fuente y pista vıctima de CTI.
Nota. Fuente: Glen Dash. Minimizing Ringing and Crosstalk.
Ademas de los factores dimensionales, se debe tomar en cuenta el contenido de frecuen-cia de la senal, el cual no es determinado del todo por la frecuencia de la senal misma. Loque determina el contenido de frecuencias de una senal es su tiempo de crecimiento (delingles Rise Time), mientras este sea menor, mayor sera el contenido de frecuencia de lasenal.
Para aminorar los efectos de CTI se puede variar cualquiera de los tres factores di-mensionales que se mencionaron, aunque aquel cuya manipulacion presenta el mejorresultado (mayor reduccion de CTI) es la distancia entre pistas sobre el mismo plano.
En la tabla 4.1 se presenta el CTI medido en mV para dos pistas por las que pasansenales de comunicacion JTAG. Este caso particular trata a la senal TCK como fuente y aTDI como vıctima. La frecuencia de estas senales es de 50MHz y el tiempo de crecimientode 1 ns [11].
En la tabla 4.1, se muestra la relacion entre la separacion de las pistas en milesi-mas de pulgada (mil) y aunque no se brinda una expresion para estimar el CTI en mV
para cualquier espaciado, se puede apreciar que la mayor variacion se da durante losprimeros300 mil de separacion.
La aplicacion de esta regla al PCB disenado se dio en el planteamiento de una situacionde compromiso densidad de pistas - separacion entre pistas. Como no existen circuitosde mayor frecuencia que el circuito oscilador a cristal y las conexiones JTAG, se opto porseparar las pistas del oscilador y hacer las pistas del conector JTAG lo mas cortas posiblescolocando el conector a menos de 1 cm del microcontrolador (ver figura 4.15).
Como se puede apreciar en la figura 4.15 se separaron las senales del JTAG a unmınimo de 25 mil. Para otras senales de menor frecuencia y mayor tiempo de crecimientocomo las Tx y Rx del puerto serie y SDA y SCL del puerto I2C se establecio una distancia
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Tabla 4.1: Resultado de CTI para metodo de separacion de pistas.
Nota. Fuente: D. Anish & G. Kranthi Kumar & Rohita Jagdale. Minimization of Crosstalk inHigh Speed PCB.
Figura 4.15: Amplicacion de regla para disminuir el CTI.
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mınima de 20 mil entre pistas.
4.4.5. Ruteo de los capacitores de desacoplo
Para rutear los capacitores de desacoplo, se deben seguir ciertas consideraciones queson coherentes con lo presentado en la seccion 3.7.
Como ya se presento, el capacitor de desacoplo provee la corriente de conmutacionque surge en las transiciones de los circuitos digitales, para que cumpla esta funcion dela mejor forma, este debe estar conectado al respectivo integrado que desacopla en uncamino de menor inductancia que la lınea de alimentacion.
El camino de menor inductancia es conseguido conectando el capacitor lo mas cercaposible del integrado, tambien se considero poner el capacitor antes de la conexion ala linea de alimentacion. La figura 4.16 muestra la forma general en que se ruteo loscapacitores de desacoplo.
Figura 4.16: Ruteo de los capacitores de desacoplo.
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4.5. Reglas de fabricacion
Cuando se disena el PCB se deben tener en cuentas las restricciones inherentes alproceso de fabricacion, las que se tuvieron en cuenta son:
Reglas para pistas y perforaciones.
Reglas para el plano de GND.
Distancia desde el borde de la placa.
Reglas para pistas y perforaciones
De acuerdo al fabricante, los tamanos mınimos son las mostrados en la tabla 4.2.
Especificacion Dimension
Mınimo ancho de pista 0.15 mm
6 mil
Mınimo espacio entre pistas 0.15 mil
6 mil
Mınimo diametro de perforacion 0.3 mm
Tabla 4.2: Especificaciones de fabricacion.
Altium tiene como ayuda al disenador, alertas que avisan cuando se violan determina-das reglas de diseno, como por ejemplo colocar pistas mas cerca que el mınimo permitido.Estas reglas se configuraron como se muestra en la figura 4.17.
En la figura 4.17 se muestra la regla correspondiente al espaciado de las pistas, se de-be notar que estos fueron considerados para coincidir con las especificaciones mostradasen la tabla 4.2. Para el caso del renglon ((Poly)), el cual se refiere a la distancia que tienecualquier polıgono de relleno (usado para generar plano de masa alrededor de una zonacon pistas) se puso a 0.2 mm.
El mismo procedimiento se realizo para el mınimo diametro de perforacion segun sevisualiza en al figura 4.18.
Reglas para el Plano de masa
Las conexiones a GND estan constituidas por la capa dedicada para GND y por lospolıgonos de masa creados en las otras capas. Los polıgonos (tambien conocidos como
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Figura 4.17: Configuracion de reglas de espaciado entre elementos.
Figura 4.18: Configuracion de regla de mınimo diametro de perforacion.
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((Copper Pour))) son superficies dibujadas sobre una zona llena de pistas que cubren elespacio no ocupado, tienen opcion de ser conectados a cualquier lınea, por ejemplo GND.
Se definen dos reglas de diseno que afecta la distribucion de los planos GND, estasson el tipo de conexion y la distancia mınima entre el relleno del polıgono y la pista (comose muestra en las figuras 4.19 y 4.20).
Figura 4.19: Pistas sin polıgono a GND.
Figura 4.20: Pistas con polıgono a GND.
La capa de GND permite que cualquier circuito en la capa superior o inferior puedaconectarse a GND a traves de una vıa, lo que permite mayor densidad de componentesal no tener que rutear GND por la capa donde va el integrado o componente. La formaen que se conecta esta vıa admite dos posibles formas ((Direct)) (Conexion directa, figura4.21) y ((Relief)) (Conexion aliviada, figura 4.22).
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Figura 4.21: Conexion directa de vıa a GND.
Figura 4.22: Conexion aliviada de vıa a GND.
La conexion directa tiene mas contacto electrico que la aliviada; esta ultima es usadapara facilitar el soldado de cualquier pata o pad que conecta el integrado a GND, estose justifica por el hecho que al haber menos contacto con el plano de masa (el cual esuna superficie metalica grande en relacion a cualquier pad), se disipa menos calor y lasoldadura puede entrar en fusion mas rapido.
Se opto por hacer prevalecer caminos de baja inductancia al plano GND que propor-ciona la conexion directa sobre la facilidad de soldado que ofrece la conexion aliviada.
Una vez configurado el tipo de contacto se define la segunda regla de interes, que es ladistancia que se deja libre entre el polıgono, se fijo esta distancia a 0.5 mm para dejar unmargen de error de 60 % respecto de la distancia mınima entre pistas. Esto puede verseen la figura 4.23.
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Figura 4.23: Distancia polıgonos - pistas/vıas.
Distancia desde el borde de la placa
Para mejorar la EMC de la placa se recurre a otras dos recomendaciones para desa-rrollo de PCB que implican los polıgonos:
Separacion del plano de GND del borde de la placa. La separacion de las pistas enun PCB del borde de la placa afecta la medida en que se irradia campo por los bordes[12], por ello se incluye una guarda o zona sin cobre entre el borde de la placa y elcomienzo de cualquiera de las cuatro capas, esta distancia se configura a 0.5 mm
Rodear todo el PCB de GND, de tal forma que todas las pistas que portan senalqueden rodeadas. Esta regla aplica a las capas que portan senales (todas menoscapa de GND).
Las figuras 4.24 y 4.25 muestran la configuracion y aplicacion directa de esta regla dediseno.
Figura 4.24: Configuracion de distancia mınima despejada desde el borde del PCB.
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 78
Figura 4.25: Pistas interiores a plano de GND que rodea todo el PCB.
4.6. Generacion de archivos de fabricacion
Para fabricar el PCB, se deben generar archivos GERBER a partir del diseno en eleditor de PCB de Altium con el comando ((Fabrication Outputs)), estos archivos son losque el fabricante usa para producir las placas. Los archivos se generaron con formate enunidades del sistema internacional (SI) y en resolucion de 0.1 µm.
Las capas a las que se le genera el archivo GERBER (presentadas en el orden departe superior a inferior del PCB) son:
Top-Overlay.
Top-Soldermask.
Top-Layer.
GND-Layer.
SIGNAL PWR-Layer.
Bottom-Layer.
Bottom-Soldermask.
Bottom-Overlay.
4.7. Capas
A continuacion, en las figuras 4.26-4.29, se muestran las capas que componen el PCBdisenado, estas son: Top, Bottom, GND y Signal PWR. Estas son el resultado de todo elproceso de desarrollo con las reglas de diseno aplicadas.
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 79
Capa Top
Figura 4.26: GERBER de la capa Top.
Capa GND
Figura 4.27: GERBER de la capa GND.
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 80
Capa SIGNAL PWR
Figura 4.28: GERBER de la capa SIGNAL PWR.
Capa Bottom
Figura 4.29: GERBER de la capa Bottom.
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 81
Pre-visualizacion de PCB implementado
Se genero una pre-visualizacion del PCB disenado, esto ayuda en gran medida a saberlas dimensiones finales del PCB con los componentes soldados. Para generar esta visua-lizacion se consiguieron los modelos tridimensionales de cada componente en formatoSTEP.
El resultado se muestra en las figuras 4.30 y 4.31.
Figura 4.30: Pre-visualizacion de PCB implementado (vista frontal).
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CAPITULO 4. DISENO DE PCB DE 4 CAPAS Pagina 82
Figura 4.31: Pre-visualizacion de PCB implementado (vista trasera).
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Capıtulo 5
Simulacion de PCB disenado
Para detectar posibles fuentes de emision se recurre a un software de simulacion decampos electromagneticos. El software es SIWave.
SIwave es una herramienta especializada en simulacion de campos electromagneticosa la cual hay que cargarle los modelos de la placa PCB. Las siguientes secciones descri-ben el procedimiento para poder simular el campo cercano que se genera alrededor delPCB.
5.1. De Altium a SIwave
SiWave requiere que el modelo del PCB se encuentre en un formato compatible y conun numero determinado de extensiones, a su vez, Altium puede exportar los modelos delPCB disenado en varios otras extensiones con formatos configurables.
Las extensiones que pueden ser exportadas por Altium y a su vez son compatibes conSIWave son archivos de tipo ((STEP)) ((DFX)), ((ODB++)). Se probo cada configuracion y laque determino el mejor resultado fue la exportacion de archivo ODB++ (figura 5.1).
ODB++ son un formato de archivos de fabricacion similares a los GERBER que fueronlos requeridos por el fabricante del PCB. Existen ciertas particularidades de ODB++ quelo hacen un buena alternativa frente a los archivos GEBER, las cuales no se discutiran eneste trabajo.
Se importara el sistema de archivos generado por el comando ((Fabrication Outputs- ODB++ Files)) en un proyecto de SIWave segun se muestra en al figura 5.3. Una vezimportado el archivo se tendra acceso a toda la geometrıa, se resalta que la importaciondibuja tanto las pistas de cobre como el plano de GND y las vias que atraviesan todas lascapas. Se muestra la vista del modelo importado en la figura 5.4.
83
CAPITULO 5. SIMULACION DE PCB DISENADO Pagina 84
Figura 5.1: Exportacion de modelo ODB++ desde Altium Designer.
Figura 5.2: Vista de todas las capas del PCB en formato ODB++.
Figura 5.3: Importacion de ODB++ en SIWave.
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CAPITULO 5. SIMULACION DE PCB DISENADO Pagina 85
Figura 5.4: Modelo Importado en SIWave.
5.2. Simulacion de Campo Cercano
Para identificar posibles problemas de EMI se recurrio a una simulacion de campocercano, que muestra la intensidad de campo electrico e intensidad de campo magneticoen un cubo a 1 m de distancia del PCB. La seleccion de la simulacion se muestra en lafigura 5.5.
Figura 5.5: Seleccion de simulacion en campo cercano.
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CAPITULO 5. SIMULACION DE PCB DISENADO Pagina 86
La simulacion se realizo en un rango de frecuencia de 30 MHz a 1 GHz de tal formaque se cubra el rango de frecuencias a las que hace mencion la normativa clase A y B dela FCC, la frontera que se analiza es un cubo a 1 m de distancia de los planos cartesianostangentes a la placa.
5.3. Resultados de simulacion
El resultado del barrido en frecuencia en campo cercano muestra dos picos de campoelectrico, uno en 600 MHz y otro en 700 MHz. El resultado se presenta en las figuras 5.6y 5.7.
Figura 5.6: Pico de campo electrico en 600 MHz.
La simulacion en campo cercano brinda una estimacion de las frecuencias que pre-sentaran mayor intensidad de radiacion; esta informacion es de importancia para poder
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CAPITULO 5. SIMULACION DE PCB DISENADO Pagina 87
Figura 5.7: Pico de campo electrico en 700 MHz.
predecir el comportamiento en campo lejano, el cual es el que se evalua en las pruebasde certificacion de EMC.
Pese a que no existe un correlacion entre las mediciones de campo cercano y lasmediciones de campo lejano [13], la unica guıa que se puede seguir es que a mayorintensidad de campo cercano, mayor sera la de campo lejano.
En resumidas cuentas el analisis del campo cercano solo puede dar, de alguna for-ma, una nocion para estimar en que zona del PCB hay mayores radiaciones, es decir,se evidencian sectores especıficos en que el disenador debe modificar la disposicion deelementos para conseguir menos radiaciones (si estas se encuentran por encima de losniveles maximos establecidos en la norma de la FCC).
Otra informacion importante que se puede extraer es sobre la naturaleza del campoirradiado (electrico o magnetico). Saber que campo es dominante permite al disenadorsaber que reglas de diseno debe verificar para reducir las emisiones y hacer correcciones
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CAPITULO 5. SIMULACION DE PCB DISENADO Pagina 88
al diseno del PCB.Cuando se mida el campo irradiado del PCB implementado, se debera tener en cuenta
un exhaustivo analisis de aquellas frecuencias que representan un pico en las simulacio-nes.
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Capıtulo 6
Implementacion
A partir de los GERBER generados en el diseno de PCB se obtienen las placas decuatro capas fabricadas. Luego del proceso de soldado de todos los componentes seobtuvo el resultado mostrado en las figuras 6.1 y 6.2.
Figura 6.1: PCB multicapa implementado (Vista frontal).
89
CAPITULO 6. IMPLEMENTACION Pagina 90
Figura 6.2: PCB multicapa implementado (Vista trasera).
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 90
Capıtulo 7
Diseno de PCB de 2 capas paraDebugger
Para poder realizar pruebas sobre la placa es necesario disenar e implementar el cir-cuito debugger presentado en la seccion 3.12, este PCB se diseno con los mismos linea-mientos de compatibilidad electromagneticos del sistema de control embebido.
A continuacion, en las figuras 7.1 y 7.2 se muestran imagenes de los archivos de fabri-cacion del debugger.
Figura 7.1: Capa ((Top)) del debugger.
91
CAPITULO 7. DISENO DE PCB DE 2 CAPAS PARA DEBUGGER Pagina 92
Figura 7.2: Capa ((Bottom)) del debugger.
7.1. Debugger implementado
El debugger implementado se muestra en las figuras 7.3 y 7.4, para su fabricacion serecurrio al metodo de la transferencia de toner para un PCB de doble capa.
Figura 7.3: Vista superior de la placa Debugger.
7.2. Prueba de funcionamiento
El debugger disenado se conecto al sistema de control por el puerto JTAG de 10 pines.Empleando el IDE del proyecto CIAA, el cual esta basado en Eclipse, se cargo un ejemplobasico de prendido y apagado de leds.
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CAPITULO 7. DISENO DE PCB DE 2 CAPAS PARA DEBUGGER Pagina 93
Figura 7.4: Vista inferior de la placa Debugger.
Esta primera prueba fue exitosa, como se puede apreciar en la figura 7.5.
Figura 7.5: Sistema embebido conectado al debugger corriendo una aplicacion.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 93
Capıtulo 8
Conclusiones y trabajos futuros
Se logro el objetivo de disenar e implementar una placa de cuatro capas con conside-raciones de EMC. El sistema desarrollado es robusto y de menor tamano que el prototipofuncional al que se busca reemplazar.
Todo el desarrollo fue encaminado con reglas de diseno para preservar la EMC delPCB, cada regla empleada fue analizada y validada teoricamente. Tambien se pudo, me-diante el empleo de software de simulacion, identificar posibles frecuencias a las que estePCB podrıa presentar niveles de radiacion por encima de la norma FCC.
Queda como trabajo pendiente realizar pruebas de funcionamiento a los otros circuitosintegrados que componen el PCB; esto se realizara a medida que se desarrolle el firmwarepara cada periferico.Tambien queda como trabajo pendiente, la utilizacion de puntas decampo cercano para corroborar la validez de las simulaciones. El siguiente paso serıautilizar una antena omnidireccional para realizar pruebas midiendo la intensidad del campoelectrico a 3 m y verificar el cumplimiento de la norma FCC.
95
Anexo A
Esquematicos
Se presenta en distintas paginas de tamano A3, los esquematicos generados con Al-tium.
97
ANEXO A. ESQUEMATICOS Pagina 98
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
D D
C C
B B
A A
Title
Number RevisionSizeA3
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\CIAA-mod.SchDoc Drawn By:
GPS_TXGPS_RX
SD_MOSISD_MISO
LED3LED4LED5
LED1
P0
P2P3
P1
LED0
LED2
XBEE_SLEEP
Gpio1GPIO1.SchDoc
U2_RXD
U2_TXDXBEE_RXXBEE_TX
SD_CDSD_SCLKSD_CS
PWM_OE
Gpio2GPIO2.SchDoc
3.3V ADCGND-A
Vi
SMPSSMPS.SchDoc
PWR/GNDPWR-GND.SchDoc
12 MHz
X1
20pFC17
20pFC18
SW1Switch SMD
GND
3.3V3.3V ADC
GND-A
LED1LED2
LED0
LED3
P0P1P2P3
LED4LED5
ONBOARD_IOONBOARD_IO
U2_TXD
U2_RXDRESET
DEBUGDEBUG.SchDoc
RESET P128
WAKEUP0 P130
RST/WUIC1O
LPC4337JBD144EADC1 P2ADC0/DAC P6
ADC7 P136
ADC4 P138ADC3 P139
ADC6 P142
ADC2 P143
ADC5 P144
ADCIC1P
LPC4337JBD144E
XTAL2 P13
XTAL1 P12
RTCX1 P125
RTCX2 P126
RTC_ALARM P129XTAL
IC1Q
LPC4337JBD144E
Cristal 12MHz, no se incluye cristal para RTC
Botón Reset con pull up y capacitor a masa.
XBEE_TX
GPS_RX
XBEE_RX
GPS_TX
SD_CD
SD_MISO
SD_SCLK
SD_MOSI
SD_CS
Vi
DP_OUT_A
Vi_S_OUT
I_S_OUT
XBEE_SLEEP
ONBOARD_PERONBOARD_PER.SchDoc I2C_SCL
I2C_SDAPWM_OE
I2C_IOI2C_IO.SchDoc
DAC
ADC_A
ADC_B
ADC_C
DAC
ADC_AADC_B
ADC_C
I2C_SCL
I2C_SDA
I2C_SCLI2C_SDA
GND-AGND
5V
3.3V ADC
3.3V
12TH2
MF-MSMF030-212
TH3
MF-MSMF030-2
1.2KR55
1.2KR56
1.2KR57
1.2KR581.2KR59
1.2KR60
470R61
USB_OTGUSB-OTG.SchDoc
100nFC19
100KR1
10MR37
D12LL4148
123456789
10111213141516
P1
conector 2x8 2.54mm
GND
GND
RST
D13
LL4148
RST
10KR62
3.3V
LGND
X1_P
X1_N
Juan José Julca Yaya
CIAA-Pilot TFG
PIC1701 PIC1702
COC17
PIC1801 PIC1802
COC18
PIC1901
PIC1902 COC19 PID1201
PID1202 COD12
PID1301 PID1302
COD13
PIIC10P128
PIIC10P130
COIC1O
PIIC10P2
PIIC10P6
PIIC10P136
PIIC10P138
PIIC10P139
PIIC10P142
PIIC10P143
PIIC10P144
COIC1P
PIIC10P12
PIIC10P13
PIIC10P125
PIIC10P126
PIIC10P129
COIC1Q
PIP101
PIP102
PIP103
PIP104
PIP105
PIP106
PIP107
PIP108 PIP109
PIP1010
PIP1011
PIP1012
PIP1013
PIP1014
PIP1015
PIP1016
COP1
PIR101
PIR102 COR1
PIR3701
PIR3702 COR37
PIR5501 PIR5502 COR55
PIR5601 PIR5602 COR56
PIR5701 PIR5702 COR57
PIR5801 PIR5802 COR58
PIR5901 PIR5902 COR59
PIR6001 PIR6002 COR60
PIR6101 PIR6102 COR61
PIR6201
PIR6202 COR62
PISW101
PISW102
COSW1
PITH201 PITH202
COTH2
PITH301 PITH302
COTH3
PIX101 PIX102
PIX103 PIX104 COX1
PIR102
PIR6202
PITH301
PIP1013
PITH202
PIIC10P138
PIR5801
NLADC0A
PIIC10P144
PIR5901
NLADC0B
PIIC10P142
PIR6001
NLADC0C
PIIC10P6
PIR6101
NLDAC
PIC1901
PIP101
PIP107
PIP1016
PISW102
PIP1015
PIP105 NLI2C0SCL PIP106 NLI2C0SDA
PIC1701
PIC1801
PIX102
PIX104
PID1202
PID1302 PIP1014
PIIC10P2 PIR5501
PIIC10P125
PIIC10P126
PIIC10P129
PIIC10P130
PIIC10P136
PIIC10P139 PIR5701
PIIC10P143 PIR5601
PIP102 PIR6002
PIP103 PIR5802
PIP104 PIR5902
PIP108 PIR6102 PIP109
PIP1010
PITH201
PIP1011
PIP1012
PITH302
PIR5502
PIR5602
PIR5702
PIR6201
PIC1902
PID1201
PID1301
PIIC10P128
PIR101
PISW101
NLRST
PIC1702
PIIC10P13 PIR3701 PIX101 NLX10N
PIC1802
PIIC10P12 PIR3702 PIX103
NLX10P
Figura A.1: Esquematico Principal.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 98
ANEXO A. ESQUEMATICOS Pagina 99
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number RevisionSize
A4
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\PWR-GND.SchDoc Drawn By:
GND
3.3V
3.3V
GND-A
3.3V ADC
GND-A
3.3V
VSSIO1P4
VDDIO1P5
VDDREG4 P25
VDDIO2P36
VSSIO2P40
VDDIO3P41
VDDREG3 P59
VDDIO4P71
VSSIO3P76
VDDIO5P77
VDDREG1 P94
VDDIO6P107
VSSIO4P109
VDDIO7P111 VBAT P127
VDDREG2 P131
VSSA P135
VDDA P137
VDDIO8P141
USB0_VDDA3V3_DRIVER P16
USB0_VDDA3V3 P17
USB0_VSSA_TERM P19
USB0_VSSA_REF P23
POWER/GNDIC1R
LPC4337JBD144E
100nFC1
100nFC2
100nFC3
100nFC4
100nFC5
100nFC6
100nFC7
100nFC8
100nFC9
100nFC10
100nFC11
100nFC12
100nFC13
10uFC14
100nFC15
100nFC16
SSTAR
LGND
LGND
LGND
LGND
Unión GND global y GND local en un solo punto
LGND
LGND
PWR-GND
Juan José Julca Yaya
PIC101 PIC102 COC1
PIC201 PIC202 COC2
PIC301 PIC302 COC3
PIC401 PIC402 COC4
PIC501 PIC502 COC5
PIC601 PIC602 COC6
PIC701 PIC702 COC7
PIC801 PIC802 COC8
PIC901 PIC902 COC9
PIC1001 PIC1002 COC10
PIC1101 PIC1102 COC11
PIC1201 PIC1202 COC12
PIC1301
PIC1302 COC13
PIC1401
PIC1402 COC14
PIC1501
PIC1502 COC15
PIC1601
PIC1602 COC16
PIIC10P4
PIIC10P5 PIIC10P16
PIIC10P17
PIIC10P19
PIIC10P23
PIIC10P25
PIIC10P36
PIIC10P40
PIIC10P41
PIIC10P59
PIIC10P71
PIIC10P76
PIIC10P77
PIIC10P94
PIIC10P107
PIIC10P109
PIIC10P111
PIIC10P127
PIIC10P131
PIIC10P135
PIIC10P137
PIIC10P141
COIC1R
PIS01
PIS02
COS
PIC102
PIC202
PIC302
PIC402
PIC502
PIC602
PIC702
PIC802 PIC901
PIC1001
PIC1101
PIC1201
PIC1502 PIC1602 PIIC10P5 PIIC10P16
PIIC10P17
PIIC10P25
PIIC10P36
PIIC10P41
PIIC10P59
PIIC10P71
PIIC10P77
PIIC10P94
PIIC10P107
PIIC10P111
PIIC10P131
PIIC10P141
PIC1302 PIC1402
PIIC10P137
PIS02
PIC1301 PIC1401
PIIC10P135
PIC101
PIC201
PIC301
PIC401
PIC501
PIC601
PIC701
PIC801 PIC902
PIC1002
PIC1102
PIC1202
PIC1501 PIC1601
PIIC10P4
PIIC10P19
PIIC10P23
PIIC10P40
PIIC10P76
PIIC10P109
PIS01
PIIC10P127
Figura A.2: PWR-GND.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 99
ANEXO A. ESQUEMATICOS Pagina 100
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number RevisionSize
A4
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\SMPS.SchDoc Drawn By:
D2
P6SM
B11
CAT
3
D1
MURS320T3
1 2
TH1
Vin
VoGnd
ON/OFF
FB
IC6
LM2596SX-5.0Z1
SMA
Z5V
6GND
VoVin
IC7
NCP1117
FB3
MI0805M221R-10
3.3V ADC
GND-A
FB4
MI0805M221R-10
Vin
GND
TB1
10uFTantalum
C22
GNDGND
GND
3.3V
5V
Vi
D4
1KR2
D3
B540C330uFC21
47uH
L1
470uF
C20
Regulación conmutada de Bateria a 5V
Regulación lineal de 5V a 3.3VFiltrado adicional para ADC
GND
J1
JUMPER
3.3V
GND
100nFC25
100nFC23
100nFC24
100nFC26
100nFC27
Global bypass
SMPS
Juan José Julca Yaya
PIC2001
PIC2002
COC20
PIC2101
PIC2102 COC21
PIC2201
PIC2202 COC22
PIC2301
PIC2302 COC23
PIC2401
PIC2402 COC24
PIC2501
PIC2502 COC25
PIC2601
PIC2602 COC26
PIC2701
PIC2702 COC27
PID101 PID102
COD1
PID201
PID202
COD2
PID301
PID302 COD3
PID401
PID402 COD4
PIFB301 PIFB302
COFB3
PIFB401 PIFB402
COFB4
PIIC601
PIIC602
PIIC603
PIIC604
PIIC605
COIC6
PIIC701
PIIC702 PIIC703
COIC7
PIJ101 PIJ102
COJ1
PIL101 PIL102
COL1
PIR201
PIR202 COR2
PITB101
PITB102
COTB1 PITH101 PITH102
COTH1
PIZ101
PIZ102 COZ1
PIC2201
PIC2302 PIC2402 PIC2502 PIC2602 PIC2702
PIFB301 PIIC702
PIC2101 PID401
PIIC604
PIIC703
PIJ102
PIL102
PIZ102 PIC2002
PIC2102 PIC2202
PIC2301 PIC2401 PIC2501 PIC2601 PIC2701
PID202 PID301
PIFB401
PIIC603
PIIC605
PIIC701 PIR201
PITB102
PIZ101
PIC2001 PID201
PIIC601
PIJ101
PITH102 PID101 PITB101
POVi
PID102 PITH101
PID302
PIIC602 PIL101
PID402 PIR202
PIFB302 PO303V ADC
PIFB402 POGND0A
PO303V ADC
POGND0A
POVI
Figura A.3: Fuente Conmutada.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 100
ANEXO A. ESQUEMATICOS Pagina 101
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number RevisionSize
A4
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\USB-OTG.SchDoc Drawn By:
GND
USB0_DP P18
USB0_DM P20
USB0_VBJUS P21
USB0_ID P22
USB0_RREF P24
USB0IC1L
LPC4337JBD144E
USB1_DP P89
USB1_DM P90
USB1IC1M
LPC4337JBD144E
CLK0 P45
CLK2 P99
CLOCKIC1J
LPC4337JBD144E
12K1%
R3
Juan José Julca Yaya
USB-OTG
PIIC10P45
PIIC10P99
COIC1J
PIIC10P18
PIIC10P20
PIIC10P21
PIIC10P22
PIIC10P24
COIC1L
PIIC10P89
PIIC10P90
COIC1M
PIR301
PIR302 COR3
PIR301
PIIC10P18
PIIC10P20
PIIC10P21
PIIC10P22
PIIC10P24
PIR302
PIIC10P45
PIIC10P89
PIIC10P90
PIIC10P99
Figura A.4: USB-OTG.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 101
ANEXO A. ESQUEMATICOS Pagina 102
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number RevisionSize
A4
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\ONBOARD_PER.SchDocDrawn By:
3.3V1
Dout2
Din/ (conf)3
DO84
RESET5
PWM0/RSSI6
PWM17
RESERVED8
DTR/SLEEP/DI89
GND10 AD4/DIO4 11CTS/DIO7 12
ON/SLEEP 13Vref 14
AD5/DIO5 15RTS / AD6/DIO6 16
AD3/DIO3 17AD2/DIO2 18AD1/DIO1 19AD0/DIO0 20
IC12
XB24-API-001
XBEE_RX
XBEE_TX
XBEE_RX
XBEE_TX3.3V
GND
GND1
VCC (5V)2
RX3
TX4
GND5
1PPS6
IC13
GPS connector
GND
5V
GPS_RXGPS_TX
GPS_RX
GPS_TX
GPS_RX
GPS_TX XBEE_RXXBEE_TX
GND
SD_CS
SD_MOSI
3.3VSD_SCLK
SD_MISO
FB5
MI0805M221R-10
SD_CD SD_CD
SD_MOSI
SD_MISO
SD_MOSI
SD_MISO
SD_SCLKSD_SCLK GND
GND
GND
10uFC48
10uFC46
10uFC47
10KR31
DAT2 1
CD/DAT3 2
CMD 3
VDD 4
CLK 5
VSS 6
DAT0 7
DAT1 8
9 9
SS
WP WP
CD CD
HH
P6SD CARD 3M
GND
3.3V
10KR32
SD_CSSD_CS
SD_CD N/C 1VS 2
GND 3Vout 4N/C5
N/C6
N/C7
N/C8
IC15
MPXV7002DPT1 100nFC50 C51
1uF
GND
5V
GND
DP_OUT_A
DP_OUT
2
311
411
IC16ALM324ADR
5
672
411
IC16BLM324ADR
810
9
3
411
IC16CLM324ADR
1412
13
4
411
IC16DLM324ADR
10KR42
5V
10KR43
GND
5V
GND
2.5V
2.5V
DP_OUT10K
R44
10K
R45
GND
C5210nF
GND
DP_OUT_A
DP_OUT_A
56K
R46
56K
R47
100
R48
Vi Vi
Vi
4.7KR50
33KR49
GND
C53100nF
1K
R51
GND
Vi_S_OUT
Vi_S_OUTVi_S_OUT
10KR52
10KR53GND
GND
100
R54
GND
C5410nF
I_S_OUT
I_S_OUTI_S_OUT
GND
GND
GND
5V
5V
5V
100nFC44
100nFC43
100nFC45
XBEE RF MODULE GPS INPUT 5VCC (3.3V IN OUT LEVEL) CONECTOR SENSOR DE CORRIENTE
SD CARD (SPI) DIFFERENTIAL PRESSURE MODULE BATERY VOLTAGE CHECK
123
P11
Headerx3
5V
XBEE_SLEEPXBEE_SLEEP
XBEE_SLEEP
Juan José Julca Yaya
ONBOARD_PER
4 10
C64
10nF
PIC4301
PIC4302 COC43
PIC4401
PIC4402 COC44
PIC4501
PIC4502 COC45
PIC4601
PIC4602 COC46
PIC4701
PIC4702 COC47
PIC4801
PIC4802 COC48
PIC5001
PIC5002 COC50
PIC5101
PIC5102 COC51
PIC5201
PIC5202 COC52
PIC5301
PIC5302 COC53
PIC5401
PIC5402 COC54
PIC6401 PIC6402
COC64
PIFB501 PIFB502
COFB5
PIIC1201
PIIC1202
PIIC1203
PIIC1204
PIIC1205
PIIC1206
PIIC1207
PIIC1208
PIIC1209
PIIC12010 PIIC12011
PIIC12012
PIIC12013
PIIC12014
PIIC12015
PIIC12016
PIIC12017
PIIC12018
PIIC12019
PIIC12020
COIC12
PIIC1301
PIIC1302
PIIC1303
PIIC1304
PIIC1305
PIIC1306
COIC13
PIIC1501
PIIC1502
PIIC1503
PIIC1504 PIIC1505
PIIC1506
PIIC1507
PIIC1508
COIC15
PIIC1601
PIIC1602
PIIC1603
PIIC1604
PIIC16011 COIC16A
PIIC1604
PIIC1605
PIIC1606
PIIC1607
PIIC16011
COIC16B
PIIC1604 PIIC1608
PIIC1609
PIIC16010
PIIC16011 COIC16C
PIIC1604
PIIC16011 PIIC16012
PIIC16013
PIIC16014
COIC16D
PIP601
PIP602
PIP603
PIP604
PIP605
PIP606
PIP607
PIP608
PIP609
PIP60CD
PIP60H PIP60S PIP60WP
COP6
PIP1101
PIP1102
PIP1103
COP11
PIR3101
PIR3102 COR31
PIR3201
PIR3202 COR32 PIR4201
PIR4202 COR42
PIR4301
PIR4302 COR43
PIR4401 PIR4402
COR44
PIR4501 PIR4502
COR45
PIR4601 PIR4602
COR46
PIR4701 PIR4702
COR47
PIR4801 PIR4802
COR48
PIR4901
PIR4902 COR49
PIR5001
PIR5002 COR50
PIR5101 PIR5102
COR51
PIR5201
PIR5202 COR52
PIR5301
PIR5302 COR53
PIR5401 PIR5402
COR54
PIIC1601
PIIC1602
PIR4402 NL205V
PIC4402
PIC4502
PIC4702
PIC4802
PIIC1201
PIP604 PIR3102
PIR3202
PIC4302 PIC4602
PIC5002 PIC5102
PIIC1302
PIIC1502 PIIC1604
PIP1101
PIR4202 PIIC1504
PIR4502 NLDP0OUT PIC5202
PIR4802 NLDP0OUT0A
PODP0OUT0A
PIC4301
PIC4401
PIC4501
PIC4601
PIC4701
PIC4801
PIC5001 PIC5101
PIC5201
PIC5301
PIC5401
PIFB502
PIIC12010
PIIC1301
PIIC1305
PIIC1501
PIIC1503
PIIC1505
PIIC1506
PIIC1507
PIIC1508
PIIC16011
PIP603
PIP606
PIP60WP
PIP1103
PIR4301
PIR4701
PIR5001
PIR5301
PIIC1303 NLGPS0RX
POGPS0RX
PIIC1304 NLGPS0TX
POGPS0TX
PIIC16013
PIIC16014
NLI0S0OUT
POI0S0OUT
PIC5302 PIIC16010 PIR5102
PIC5402 PIIC16012 PIR5402
PIC6401
PIIC1607
PIR4602
PIR4801
PIC6402
PIIC1606 PIR4401
PIR4601
PIFB501
PIP60H PIP60S
PIIC1204
PIIC1205
PIIC1206
PIIC1207
PIIC1208
PIIC12011
PIIC12012
PIIC12013
PIIC12014
PIIC12015
PIIC12016
PIIC12017
PIIC12018
PIIC12019
PIIC12020
PIIC1306
PIIC1603
PIR4201
PIR4302
PIIC1605
PIR4501
PIR4702
PIP608
PIP609
PIP1102
PIR5202
PIR4901
PIR5002 PIR5101
PIR5201
PIR5302 PIR5401
PIP60CD PIR3201 NLSD0CD
POSD0CD
PIP601
PIR3101
NLSD0CS
POSD0CS
PIP607 NLSD0MISO
POSD0MISO
PIP602 NLSD0MOSI
POSD0MOSI
PIP605 NLSD0SCLK
POSD0SCLK
PIR4902 NLVi
POVi
PIIC1608
PIIC1609
NLVi0S0OUT
POVi0S0OUT
PIIC1202 NLXBEE0RX
POXBEE0RX
PIIC1209 NLXBEE0SLEEP
POXBEE0SLEEP
PIIC1203 NLXBEE0TX
POXBEE0TX
PODP0OUT0A
POGPS0RX
POGPS0TX
POI0S0OUT
POSD0CD
POSD0CS
POSD0MISO
POSD0MOSI
POSD0SCLK
POVI
POVI0S0OUT
POXBEE0RX
POXBEE0SLEEP
POXBEE0TX
Figura A.5: ONBOARD PERIPHERALS.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 102
ANEXO A. ESQUEMATICOS Pagina 103
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number RevisionSize
A4
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\DEBUG.SchDoc Drawn By:
3.3V1 TMS 2
G3 TCK 4
G5 TDO 6
X7 TDI 8
G9 RESET 10
J-TAG
P3
RESET
TCK
TDI
TDO
TMS
3.3V
GND
U2_RXD
U2_TXD
U2_RXD
U2_TXD
U2_RXDU2_TXD
TRST
TCK
TDI
TDO
TMS
3.3V
TDIP26
TCKP27
DBGENP28
TRSTP29
TMSP30
TDOP31
DEBUGIC1K
LPC4337JBD144E123
P8
Headerx3
TRST
JTAG 1.27mm pitch 2x5
HEADER 3X1 2.54mm TEST RESET Y PUERTO SERIE
10K
R4
RESET RESET
DEBUG
Juan José Julca Yaya
PIIC10P26
PIIC10P27
PIIC10P28
PIIC10P29
PIIC10P30
PIIC10P31
COIC1K
PIP301 PIP302
PIP303 PIP304
PIP305 PIP306
PIP307 PIP308
PIP309 PIP3010
COP3
PIP801
PIP802
PIP803
COP8
PIR401 PIR402
COR4 PIP301
PIR401 PIP303
PIP305
PIP309
PIIC10P28 PIR402
PIP307
PIP3010 NLRESET
PORESET
PIIC10P27
PIP304 NLTCK
PIIC10P26
PIP308 NLTDI
PIIC10P31
PIP306 NLTDO
PIIC10P30
PIP302 NLTMS
PIIC10P29
PIP803 NLTRST
PIP801 NLU20RXD
POU20RXD
PIP802 NLU20TXD
POU20TXD
PORESET
POU20RXD
POU20TXD
Figura A.6: DEBUG.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 103
ANEXO A. ESQUEMATICOS Pagina 104
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number RevisionSize
A4
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\GPIO1.SchDoc Drawn By:
P0_0 P32
P0_1 P34
P0IC1A
LPC4337JBD144E
P1_5 P48
P1_6 P49
P1_7 P50
P1_8 P51
P1_9 P52
P1_10 P53
P1_11 P55
P1_13 P60
P1_14 P61
P1_15 P62
P1_16 P64
P1_17 P66
P1_18 P67
P1_19 P68
P1_20 P70
P1_12 P56
P1_0 P38
P1_1 P42
P1_2 P43
P1_3 P44
P1_4 P47
P1IC1B
LPC4337JBD144E
P2_0 P75
P2_1 P81
P2_2 P84
P2_3 P87
P2_4 P88
P2_5 P91
P2_6 P95
P2_7 P96
P2_8 P98
P2_9 P102
P2_10 P104
P2_11 P105
P2_12 P106
P2_13 P108
P2IC1C
LPC4337JBD144E
P3_0 P112
P3_1 P114
P3_2 P116
P3_3 P118
P3_4 P119
P3_5 P121
P3_6 P122
P3_7 P123
P3_8 P124
P3IC1D
LPC4337JBD144E
GPS_RX
GPS_TX
GPS_RX
GPS_TX
GPS_RX
GPS_TX
SD_MOSI
SD_MISO
SD_MOSI
SD_MISO
SD_MISO
SD_MOSI
P0
P1
P2
P3
P0
P1
P2
P3
P0
P1
P2
P3
LED0
LED1
LED2
LED3
LED0
LED1
LED2
LED3
LED4 LED4
LED0
LED1
LED2
LED5 LED5
LED3
LED4
LED5
XBEE_SLEEPXBEE_SLEEP
XBEE_SLEEP
GPIO1
Juan José Julca Yaya
PIIC10P32
PIIC10P34
COIC1A
PIIC10P38
PIIC10P42
PIIC10P43
PIIC10P44
PIIC10P47
PIIC10P48
PIIC10P49
PIIC10P50
PIIC10P51
PIIC10P52
PIIC10P53
PIIC10P55
PIIC10P56
PIIC10P60
PIIC10P61
PIIC10P62
PIIC10P64
PIIC10P66
PIIC10P67
PIIC10P68
PIIC10P70
COIC1B
PIIC10P75
PIIC10P81
PIIC10P84
PIIC10P87
PIIC10P88
PIIC10P91
PIIC10P95
PIIC10P96
PIIC10P98
PIIC10P102
PIIC10P104
PIIC10P105
PIIC10P106
PIIC10P108
COIC1C
PIIC10P112
PIIC10P114
PIIC10P116
PIIC10P118
PIIC10P119
PIIC10P121
PIIC10P122
PIIC10P123
PIIC10P124
COIC1D
PIIC10P87 NLGPS0RX
POGPS0RX
PIIC10P88 NLGPS0TX
POGPS0TX
PIIC10P75 NLLED0
POLED0
PIIC10P81 NLLED1
POLED1
PIIC10P84 NLLED2
POLED2
PIIC10P105 NLLED3
POLED3
PIIC10P106 NLLED4
POLED4
PIIC10P108 NLLED5
POLED5
PIIC10P32
PIIC10P34
PIIC10P48
PIIC10P50
PIIC10P51
PIIC10P52
PIIC10P53
PIIC10P55
PIIC10P56
PIIC10P60
PIIC10P61
PIIC10P62
PIIC10P64
PIIC10P66
PIIC10P67
PIIC10P68
PIIC10P91
PIIC10P95
PIIC10P96
PIIC10P98
PIIC10P102
PIIC10P104
PIIC10P112
PIIC10P114
PIIC10P116
PIIC10P118
PIIC10P119
PIIC10P121
PIIC10P122
PIIC10P123
PIIC10P124
PIIC10P38 NLP0
POP0
PIIC10P42 NLP1
POP1
PIIC10P43 NLP2
POP2
PIIC10P49 NLP3
POP3
PIIC10P44 NLSD0MISO
POSD0MISO
PIIC10P47 NLSD0MOSI
POSD0MOSI
PIIC10P70 NLXBEE0SLEEP
POXBEE0SLEEP
POGPS0RX
POGPS0TX
POLED0
POLED1
POLED2
POLED3
POLED4
POLED5
POP0
POP1
POP2
POP3
POSD0MISO
POSD0MOSI
POXBEE0SLEEP
Figura A.7: GPIO I.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 104
ANEXO A. ESQUEMATICOS Pagina 105
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number RevisionSize
A4
Date: 15/12/2016 Sheet ofFile: D:\Academico\..\GPIO2.SchDoc Drawn By:
U2_RXD
U2_TXD
P9_5 P69
P9_6 P72
PF4 P120
P9-PFIC1I
LPC4337JBD144E
P7_0 P110
P7_1 P113
P7_2 P115
P7_3 P117
P7_4 P132
P7_5 P133
P7_6 P134
P7_7 P140
P7IC1H
LPC4337JBD144E
P5_0 P37
P5_1 P39
P5_2 P46
P5_3 P54
P5_4 P57
P5_5 P58
P5_6 P63
P5_7 P65
P5IC1F
LPC4337JBD144E
P6_0 P73
P6_1 P74
P6_2 P78
P6_3 P79
P6_4 P80
P6_5 P82
P6_6 P83
P6_7 P85
P6_8 P86
P6_9 P97
P6_10 P100
P6_11 P101
P6_12 P103
P6IC1G
LPC4337JBD144E
P4_0 P1
P4_1 P3
P4_3 P7
P4_2 P8
P4_4 P9
P4_5 P10
P4_6 P11
P4_7 P14
P4_8 P15
P4_9 P33
P4_10 P35
P4IC1E
LPC4337JBD144E
XBEE_RX
XBEE_TX
XBEE_RX
XBEE_TX
XBEE_RX
XBEE_TX
U2_TXD
U2_RXD
U2_TXD
U2_RXD
SD_SCLK SD_SCLK
SD_SCLK
SD_CD SD_CD
SD_CD
SD_CSSD_CS
SD_CS
PWM_OE PWM_OEPWM_OE
RAD_CH2
RAD_CH1
RAD_CH3
RAD_CH4
RAD_CH5
RAD_CH6
RAD_CH7
RAD_CH8
RAD_CH2RAD_CH1
RAD_CH3RAD_CH4RAD_CH5RAD_CH6RAD_CH7RAD_CH8 DIG_IO1
DIG_IO2DIG_IO3DIG_IO4DIG_IO5DIG_IO6DIG_IO7DIG_IO8
DIG_IO1
DIG_IO2
DIG_IO3
DIG_IO4
DIG_IO5
DIG_IO6
DIG_IO7
DIG_IO8
123456789
10111213141516
P10
conector 2x8 2.54mm
GPIO2
Juan José Julca Yaya
PIIC10P1
PIIC10P3
PIIC10P7
PIIC10P8
PIIC10P9
PIIC10P10
PIIC10P11
PIIC10P14
PIIC10P15
PIIC10P33
PIIC10P35
COIC1E
PIIC10P37
PIIC10P39
PIIC10P46
PIIC10P54
PIIC10P57
PIIC10P58
PIIC10P63
PIIC10P65
COIC1F
PIIC10P73
PIIC10P74
PIIC10P78
PIIC10P79
PIIC10P80
PIIC10P82
PIIC10P83
PIIC10P85
PIIC10P86
PIIC10P97
PIIC10P100
PIIC10P101
PIIC10P103
COIC1G
PIIC10P110
PIIC10P113
PIIC10P115
PIIC10P117
PIIC10P132
PIIC10P133
PIIC10P134
PIIC10P140 COIC1H
PIIC10P69
PIIC10P72
PIIC10P120
COIC1I
PIP1001
PIP1002
PIP1003
PIP1004
PIP1005
PIP1006
PIP1007
PIP1008 PIP1009
PIP10010
PIP10011
PIP10012
PIP10013
PIP10014
PIP10015
PIP10016
COP10
PIIC10P1
PIP1001
NLDIG0IO1
PIIC10P3
PIP1002
NLDIG0IO2
PIIC10P8
PIP1003
NLDIG0IO3
PIIC10P7
PIP1004
NLDIG0IO4
PIIC10P9
PIP1005
NLDIG0IO5
PIIC10P10
PIP1006
NLDIG0IO6
PIIC10P11
PIP1007
NLDIG0IO7
PIIC10P14 PIP1008 NLDIG0IO8
PIIC10P33
PIIC10P37
PIIC10P39
PIIC10P46
PIIC10P54
PIIC10P57
PIIC10P58
PIIC10P63
PIIC10P65
PIIC10P69
PIIC10P72 PIIC10P78
PIIC10P79
PIIC10P83
PIIC10P110
PIIC10P117
PIIC10P133
PIIC10P134
PIIC10P140
PIIC10P132 NLPWM0O\E\
POPWM0O\E\
PIIC10P73
PIP1009 NLRAD0CH1
PIIC10P74
PIP10010 NLRAD0CH2
PIIC10P85
PIP10011 NLRAD0CH3
PIIC10P86
PIP10012 NLRAD0CH4
PIIC10P97
PIP10013 NLRAD0CH5
PIIC10P100
PIP10014 NLRAD0CH6
PIIC10P101
PIP10015 NLRAD0CH7
PIIC10P103
PIP10016 NLRAD0CH8
PIIC10P35 NLSD0CD
POSD0CD
PIIC10P15 NLSD0CS
POSD0CS
PIIC10P120 NLSD0SCLK
POSD0SCLK
PIIC10P115 NLU20RXD
POU20RXD
PIIC10P113 NLU20TXD
POU20TXD
PIIC10P82 NLXBEE0RX
POXBEE0RX
PIIC10P80 NLXBEE0TX
POXBEE0TX
POPWM0O\E\
POSD0CD
POSD0CS
POSD0SCLK
POU20RXD
POU20TXD
POXBEE0RX
POXBEE0TX
Figura A.8: GPIO II.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 105
Anexo B
Simulacion con 20 inversores
Se provee en al figura B.1 la simulacion en LTSpice de la fuente de alimentacion afec-tada por 20 inversores.
107
ANEXO B. SIMULACION CON 20 INVERSORES Pagina 108
V1
3.3
L1
5.6nR1
3.3k
U1
NMW=1u L=0.35u
U2
PM W=1u L=0.35u
U3
NMW=1u L=0.35u
U4
PM W=1u L=0.35u
U5
NMW=1u L=0.35u
U6
PM W=1u L=0.35u
U7
NMW=1u L=0.35u
U8
PM W=1u L=0.35u
U9
NMW=1u L=0.35u
U10
PM W=1u L=0.35u
U11
NMW=1u L=0.35u
U12
PM W=1u L=0.35u
U13
NMW=1u L=0.35u
U14
PM W=1u L=0.35u
U15
NMW=1u L=0.35u
U16
PM W=1u L=0.35u
U17
NMW=1u L=0.35u
U18
PM W=1u L=0.35u
U19
NMW=1u L=0.35u
U20
PM W=1u L=0.35u
L3
1n
L2
0.5n L4
3n
L5
0.5n
L6
2n
U21
NMW=1u L=0.35u
U22
PM W=1u L=0.35u
U23
NMW=1u L=0.35u
U24
PM W=1u L=0.35u
U25
NMW=1u L=0.35u
U26
PM W=1u L=0.35u
U27
NMW=1u L=0.35u
U28
PM W=1u L=0.35u
U29
NMW=1u L=0.35u
U30
PM W=1u L=0.35u
U31
NMW=1u L=0.35u
U32
PM W=1u L=0.35u
U33
NMW=1u L=0.35u
U34
PM W=1u L=0.35u
U35
NMW=1u L=0.35u
U36
PM W=1u L=0.35u
U37
NMW=1u L=0.35u
U38
PM W=1u L=0.35u
U39
NMW=1u L=0.35u
U40
PM W=1u L=0.35u
L7
1n
L8
0.5n L9
3n
L10
0.5n
L11
2n
C1
10µ
C2
100n
PULSE(0 3.3 0 trise trise ton tp 5)V2
PULSE(0 3.3 12.71n trise trise ton tp 5)V3
PULSE(0 3.3 2.9n trise trise ton tp 5)V4
PULSE(0 3.3 5.7n trise trise ton tp 5)V5
PULSE(0 3.3 8.7n trise trise ton tp 5)V6
VDD
VDD
VDD
VDD
VDD
Gat
e
Gat
e
Gat
e2
Gat
e2
Gat
e3
Gat
e3
Gat
e4
Gat
e4
VDD
Gat
e5G
ate5
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
Gat
e
Gat
e
Gat
e2
Gat
e2
Gat
e3
Gat
e3
Gat
e4
Gat
e4
VDD
Gat
e5G
ate5
VDD
VDD
VDD
VDD
VDD
Gate
Gate2
Gate3
Gate4
Gate5
.tran 0 500n 0 0.002n
.param trise=10n
.param tp=100n
.param ton=40n
se simuló combinaciones de>>con cap C1 ceramico 10u: 0.6ohm esr y 1050pH esL >> con cap C2 ceramico 100n0,314ohm esr y 850pH esl
--- D:\Academico\01SVN-IUA\Trunk\HARDWARE\CIAA-mod\SIM\cmos_inverter\hf\cmos_60_hf4.asc ---
Figura B.1: Simulacion con 20 inversores.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 108
Bibliografıa
[1] C. Alberoni, “Diseno y desarrollo de autopiloto para paracaıda implementado enComputadora Industrial Abierta Argentina,” 2016, Instituto Universitario Aeronautico.
[2] “EDU-CIAA-NXP,” 2014, [Online; accedido el 5 de diciembre de 2016]. Disponible en:http://proyecto-ciaa.com.ar/devwiki/doku.php?id=desarrollo:edu-ciaa:edu-ciaa-nxp
[3] H. Ott, Electromagnetic Compatibility Engineering. Hoboken, New Jersey: Wiley,2009.
[4] F. C. C. 15.109, “Radiated emission limits.” Disponible en: https://www.law.cornell.edu/cfr/text/47/15.109
[5] J. D. Kraus, Antennas. New York: McGraw-Hill, 1988.
[6] E. Hartner, “Beyond the Books - EMC, T-Lines & PCBs,” 2014, [Online; accedido el26 de noviembre de 2016]. Disponible en: http://slideplayer.com/slide/9138212/
[7] C. Bowick, RF Circuit design. Burlington: Newnes, 2008.
[8] J. Eco y A. Limjoco, “Ferrite bead Demystified,” ANALOG DEVICES, Application NoteAN-1368, 2011.
[9] R. Arora, “I2C Bus Pullup Resistor Calculation,” Texas Instrument, Application ReportSLVA689, 2015.
[10] G. Dash, “Minimizing Ringing and Crosstalk,” 1998, [Online; accedido el 20de noviembre de 2016]. Disponible en: http://www.glendash.com/Dash of EMC/Ringing and Crosstalk/Ringing and Crosstalk.htm
[11] R. J. D. Anish, G. Kranthi Kumar, “Minimization of Crosstalk in High SpeedPCB,” 2010, [Online; accedido el 21 de noviembre de 2016]. Disponible en:http://www.wseas.us/e-library/conferences/2010/Cambridge/ICNVS/ICNVS-18.pdf
109
BIBLIOGRAFIA Pagina 110
[12] D. Berg, M. Tanaka, Y. Ji, X. Ye, L. Drewnieak, T. Hubing, R. DuBroff, y T. V. Doren,“FDTD and FEM/OM Modeling of EMI Resulting from a Trace Near a PCB Edge,” enProceedings of the IEEE International Symposium on Electromagnetic Compatibility.,2000, pp. 135–140.
[13] V. Kraz, “Near-Field Methods of Locating EMI Sources,” en Engineering Magazine.,1995.
[14] L. W. Ritchey, Right the First Time a Practical Handbook on High Speed Pcb andSystem Design 1. California: Speeding Edge, 2003.
[15] E. B. Joffe, Grounds for grounding - A Circuit to System Handbook. New Jersey:Wiley, 2010.
[16] T. Williams, The Circuit Designer’s Companion. Burlington: Newnes, 2005.
[17] S. K. Das y V. H. Shah, “Emission reduction techniques for printed circuit board,” enInternational Journal on recent and Innovation Trends in Computing and Communica-tion Vol.3 Issue 4., 2015.
[18] I. Kobeissi, “Noise reduction techniques for microcontroller-based systems,” enAN1705/D, 2004.
Julca Yaya, Juan Jose Diciembre de 2016 Pagina 110