Pengertian Rangkaian Sekuensial Sinkron

RangkaianSekuensial

Sinkron

@2011,Eko DidikWidianto

RangkaianSekuensialSinkron


Lisensi

Rangkaian Sekuensial SinkronTKC305 - Sistem Digital Lanjut

Eko Didik Widianto

Sistem Komputer - Fakultas Teknik Universitas Diponegoro

RangkaianSekuensial

Sinkron




Lisensi

Review Kuliah

Desain rangkaian sekuensial sinkron

� FSM (Finite State Machine): diagram state, tabel state

� Model Moore dan Mealy

� Desain FSM dengan HDL

� Counter: up dan down, asinkron dan sinkron� Counter dengan paralel load

� Analisis rangkaian

� Contoh desain tersintesis menggunakan Xilinx

Referensi:

� (Bab 8) Stephen Brown and Zvonko Vranesic,Fundamentals of Digital Logic with Verilog/VHDL, 2ndEdition, McGraw-Hill, 2005

RangkaianSekuensial

Sinkron




Lisensi

Kompetensi Dasar

Setelah mempelajari bab ini, mahasiswa akan mampu:

� [C3] menerapkan model-model FSM untukmendesain rangkaian sekuensial sinkron

� [C5] mendesain modul pencacah up-down denganparalel load

� [C5] mendesain modul serial adder

� [C5] membuat modul-modul HDL tersintesis untukcounter dengan fungsi serupa dengan IC seri 74xx

� [C6] menganalisis modul-modul tersebut dengansimulasi

RangkaianSekuensial

Sinkron




Lisensi

Bahasan

Rangkaian Sekuensial SinkronKonsep Rangkaian Sekuensial SinkronKebutuhan DesainDiagram StateTabel Keadaan dan Penugasan KeadaanPeta Next-state dan KeluaranImplementasi Rangkaian

Rangkaian Sekuensial SinkronContoh Desain PencacahImplementasi dengan Flip-Flip DImplementasi dengan Flip-flop Lain

Lisensi

RangkaianSekuensial

Sinkron



Konsep RangkaianSekuensial Sinkron

Kebutuhan Desain

Diagram State

Tabel Keadaan danPenugasan Keadaan

Peta Next-state dan

Keluaran

Implementasi Rangkaian


Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Rangkaian Sekuensial Sinkron

� Rangkaian sekuensial sinkron: rangkaian yang menggunakansinyal clock untuk mengontrol operasi rangkaian

� Transisi clock aktif menunjukkan transisi clock yangmenyebabkan terjadinya perubahan state/keadaan.Transisi bisa positif atau negatif

� Transisi positif: state dievaluasi saat transisi clocknaik dari 0 ke 1

� Transisi negatif: state dievaluasi saat transisi clockturun dari 1 ke 0

� Direalisasikan menggunakan rangkaian kombinasional dansetidaknya satu buah flip-flop

� Model rangkaian sekuensial sinkron:

� Moore: keluaran rangkaian hanya tergantung pada staterangkaian saat ini

� Mealy: keluaran rangkaian tergantung dari state rangkaiansaat ini dan masukan primernya

� Rangkaian sekuensial disebut juga finite state machine (FSM)

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Model Moore versus Mealy

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Kebutuhan Rangkaian Sekuensial

� Desain rangkaian sekuensial sinkron yangmemenuhi spesifikasi berikut:

� Rangkaian mempunyai satu masukan, w, dan satukeluaran, z

� Semua perubahan dalam rangkaian terjadi saattransisi naik dari sinyal clock

� Keluaran z=1 jika masukan w=1 secara berurutanselama 2 clock

� Dari spesifikasi terlihat bahwa keluaran z tidak hanyatergantung dari nilai w semata

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Urutan Sinyal

� Urutan sinyal masukan dan keluaran berikutmendeskripsikan rangkaian yang diinginkan

Siklus clock t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10

w 0 1 0 1 1 1 0 1 1 0 1

z 0 0 0 0 0 1 1 0 0 1 0

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Diagram State

� Langkah pertama untuk mendesain FSM adalahdengan menentukan berapa state yang dibutuhkandan transisi apa yang mungkin dari satu state kestate lain

� Tanpa prosedur preset� Desainer harus berpikir tentang rangkaian untuk

memenuhi FSM ini

� Desain dimulai dengan mendefinisikan state reset

� State saat sumber daya diberikan ke rangkaian atausinyal reset diterima

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Diagram State (1)

� Asumsi, state mulai adalah A (state saat reset)

� Selama masukan w=0, rangkaian tidak melakukanapapun dan nilai z=0

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Diagram State (2)

� Saat w=1, rangkaian akan mengalami transisi kestate baru (B)

� Transisi ini terjadi di transisi naik sinyal clockberikutnya

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Diagram State (3)

� Saat rangkaian berada di state B dan w=1,rangkaian akan mengalami transisi ke state baru (C)

� Transisi ini terjadi di transisi naik sinyal clockberikutnya

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Diagram State (4)

� Diagram state lengkap (Model Moore)

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Tabel Keadaan (State Table)

� Diagram keadaan menjabarkan fungsionalitasrangkaian (bukan implementasinya)

� Translasi ke bentuk tabular dari tabel

� Tabel keadaan berisi:

� Semua transisi dari tiap present state ke next stateuntuk semua valuasi dari nilai masukan

� Keluaran, z, ditentukan oleh present state

Present Next state Output

state w=0 w=1 z

A A B 0

B A C 0

C A C 1

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Penugasan Keadaan (State Assignment)

� Keadaan (state) didefinisikan sebagai variabel, yaituA, B, dan C

� Tiap state direpresentasikan dengan valuasi darivariabel state

� Tiap variabel state diimplementasikan dengansebuah flip-flop

� Karena terdapat 3 state yang perlu direalisasikan,maka akan diperlukan dua buah variabel state

� Menggunakan y2y1 untuk present state (sebagaivariabel present state)

� Menggunakan Y2Y1 untuk next state (sebagaivariabel next state)

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Tabel Penugasan Keadaan (State-assigned

Table)

State Valuasi

A 00

B 01

C 10

Present state Next state Y2Y1 Output

y2y1 w=0 w=1 z

00 00 01 0

01 00 10 0

10 00 10 1

11 dd dd d

� State D, y2y1 = 11 ditambahkan dalam tabel

� Tidak digunakan, namun diperlukan untukkelengkapan

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Peta Next-state dan Keluaran

� Peta Karnaugh disusun dari tabel state untuk:

� Rangkaian luaran (z)� Masukan dari flip-flop (next-state K-map)

� Mengkonstruksi peta next-sate tergantung dari tipeflip-flop (D, T, JK) yang akan digunakan untukimplementasi

� Flip-flop D dapat digunakan secara langsung

� Peta next-state disusun secara langsung dari tabelstate karena Q(t + 1) = Q+ = D

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Tabel Keadaan dan Peta Next state

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Tabel Keadaan dan Peta Keluaran

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Diagram Rangkaian

RangkaianSekuensial

Sinkron




Kebutuhan Desain

Diagram State


Peta Next-state dan

Keluaran



Lisensi

Diagram Pewaktuan

RangkaianSekuensial

Sinkron




Contoh Desain Pencacah

Implementasi denganFlip-Flip D

Implementasi dengan

Flip-flop Lain

Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Kebutuhan Desain

� Desain pencacah 2-bit untuk mencacah denganketentuan berikut:

� Urutan 0,1,2,3,0,... (up-counter) jika sinyal kontrolU=1 atau

� Urutan 0,3,2,1,0,... (down-counter) jika sinyal kontrolU=0

� Desain ini membuat pencacah up/down 2-bit

� Masukan U mengontrol arah pencacahan (up/down)� Masukan Reset mereset pencacah ke NOL� Dua keluaran (Z1Z0) menunjukkan nilai keluaran

(0-3)� Pencacah menghitung saat transisi positif sinyal

clock

� Tujuan: mendesain rangkaian pencacah sebagaimesin sekuensial sinkron menggunakan

� Flip-flop D, T, dan JK

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Diagram Keadaan Pencacah

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Tabel Keadaan Pencacah

Present Next state Output

state U=0 U=1 Z1Z0

A D B 00

B A C 01

C B D 10

D C A 11

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Tabel Penugasan Keadaan

� Memilih penugasan keadaan dari A=00, B=01, C=10dan D=11

� Keluaran Z1Z0 menjadi output dari flip-flop secaralangsung

Present state Next state Y2Y1 Output

y2y1 U=0 U=1 Z1Z0

00 11 01 00

01 00 10 01

10 01 11 10

11 10 00 11

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Implementasi dengan Flip-Flip D

� Saat flip-flop D digunakan untukmengimplementasikan FSM, next-state dalam tabelpenugasan state berkaitan secara langsung dengansinyal yang harus diaplikasikan ke masukan D

� Kemudian peta Karnaugh untuk masukan D dapatditurunkan secara langsung dari tabel penugasanstate

� Tidak berlaku untuk tipe flip-flop lain (T, JK)

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Tabel Keadaan dan Peta Next state

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Diagram Rangkaian (Flip-flop D)

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Bahasan



Lisensi

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Implementasi dengan Flip-flop Lain

� Untuk flip-flop T- dan JK-, langkah yang perludilakukan adalah menurunkan input yang diinginkanke flip-flop

� Dimulai dengan mengkonstruksi tabel transisi untukflip-flop yang akan digunakan

� Tabel ini menyederhanakan daftar masukan yangdiinginkan untuk satu perubahan keadaan

� Tabel ini digunakan dengan tabel state-assigneduntuk menyusun sebuah tabel eksitasi

� Tabel eksitasi menentukan masukan flip-flop yangdiperlukan yang harus dieksitasi untuk menyebabantransisi ke masukan berikutnya

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Tabel Transisi

� Tabel transisi mendaftar masukan flip-flop yangmempengaruhi perubahan tertentu

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Implementasi dengan Flip-flop T

� Menggunakan daftar dari tabel transisi untukmenurunkan masukan flip-flop berdasarkan tabelstate-assignment

� Membentuk tabel eksitasi

Q Q+ T

0 0 0

0 1 1

1 0 1

1 1 0

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Tabel Eksitasi dan Peta Karnaugh

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Diagram Rangkaian (Flip-flop T)

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Implementasi flip-flop JK

� Menggunakan daftar dari tabel transisi untukmenurunkan masukan flip-flip berdasarkan tabelstate-assignment

� Harus dilakukan untuk tiap masukan (J dan K) di tiapflip-flop

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Implementasi flip-flop JK (2)

� Membuat tabel eksitasi

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Tabel Eksitasi dan Peta Karnaugh

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Tabel Eksitasi dan Peta Karnaugh (2)

RangkaianSekuensial

Sinkron






Implementasi dengan

Flip-flop Lain

Lisensi

Diagram Rangkaian (Flip-flop JK)

RangkaianSekuensial

Sinkron




Lisensi

LisensiCreative Common Attribution-ShareAlike 3.0Unported (CC BY-SA 3.0)

� Anda bebas:� untuk Membagikan — untuk menyalin,

mendistribusikan, dan menyebarkan karya, dan� untuk Remix — untuk mengadaptasikan karya

� Di bawah persyaratan berikut:� Atribusi — Anda harus memberikan atribusi karya

sesuai dengan cara-cara yang diminta oleh pembuatkarya tersebut atau pihak yang mengeluarkanlisensi. Berikan atribusi secukupnya jika Andamenggunakan karya ini.

� Pembagian Serupa — Jika Anda mengubah,menambah, atau membuat karya lain menggunakankarya ini, Anda hanya boleh menyebarkan karyatersebut hanya dengan lisensi yang sama, serupa,atau kompatibel.

� Lihat: Creative Commons Attribution-ShareAlike 3.0Unported License

Pengertian Rangkaian Sekuensial Sinkron

Documents