Latch Filip Floplar

7/31/2019 Latch Filip Floplar

1/15

178

SAYISAL ELEKTRONK Derin

MANDAL(LATCH) VE FLP-FLOPLAR

Bu blmde aadaki konular anlatlacaktr

Mandallar(Latches),R-S Mandal, D Mandal

Kontak sramasnn mandallar yardm ile engellenmesi

Flip-Floplar,R-S Flip-Flop, D Flip-Flop, J-K Flip-Flop, T Flip-Flop

Tetikleme sinyali (Clock pulse)

Flip-Floplarda asenkron giriler

Ana-Uydu Flip-Flop (Master Slave Flip-Flop)

Flip-Flop uyarma (gei ) tablolar

BLM 8


2/15

179


GR

Bu blme kadar birleik devreler ele alnd. Bir birleik devrenin k o andagirilerin durumuna baldr. Saysal devrelerde ou zaman birleik devreler bulunsabile bilginin saklanmas ve ilenmesi iin bir sral devreye ihtiya vardr.

Sral bir devre birleik bir devre ve oluan bilginin saklamas iin bellekelemanlarndan oluur. Bylelikle belli bir zaman ve srada ikili durumlarn olumassalanabilir. Bellek elemannn bellibir anda saklanan ikili bilgiler sral devrenin oandaki durumunu belirler. Sral bir devrenin k ise o anda sadece girilerindurumu ile deil ayn zamanda bellek elmanlarnda saklanan ikili bilgiye de baldr.En fazla karlalan sral devre uygulamalar sayclar (counters), kaydediciler(registers),belleklerdir (memory).

ki temel sral devre tr vardr. Snflandrma sral devrenin bilgiyi ileyebilmesi iingerekli olan zamanlama sinyaline baldr. Senkron sral devre, bellek elemanlarnnetkilenmesi ayn anda olacaktr. Bunu salamann bir yolu sistemin tamamnda ayntetikleme sinyalnin kullanlmasdr. Asenkron sral devre ise giri sinyallerinindeiim srasna baldr. Bu yzden asenkron sral devrelerde saysal devreleelemanlarndaki yaylm gecikmesi sresi kullanlr.Sral devrelerde kullanlan devreelemanlar mandal (latch) veya Flip-Floplardr. Bu devre elemanlar zerindeki ikilibir bilgiyi saklayabilen hcrelerdir. Bir mandal (latch) veya flip-flopun saklanan bilgiyi

ve saklana bilginin deilini gsteren iki ayr

k

vard

r. Aa

da kullan

lan eitlimandal ve flip-flop trleri incelenecektir.

8.1 MANDALLAR ( LATCHS)

Bir mandal (latch) devresi bir giri sinyali ile durumu deimedike ikili bir bilgiyi gverildii mddete saklayabilen devre elemanlardr. eitli mandal (mandal)devreleri arasndaki fark, giri says ve kn girilerin durumuna gre etkilenmeeklidir.

8.1.1 R-S Mandal (R-S Latch)

Temel olarak bir R-S Mandal VEYA Deil (NOR) ve VE Deil (NAND) kaplar olmakzere iki temel kap tr ile elde edilebilir. R (Reset) ve S (Set) olmak zere iki girii

ve Q ve Q ile gsterilen iki k vardr.Bu iki k normal alma durumlarndabirbirinin tersidir. Temel olarak R-S Mandalnn iki farkl k durumu vardr. Budurumlar Q=0 olduu duruma silme, Q=1 durumuna kurma ad verilir. Aada ekil7.1 R-S mandalna ait lojik diyagram,sembol ve doruluk tablosunu gstermektedir.


3/15

180


1

2

S

Q

Q

R

R 1

2S Q

Q

R

S Q

Q

(a) VEYA DEL kapl (b) VE DEL kapl (c) Sembol

Giriler

k

larS R Qn+1 Q n+1

Durum

0 0 Qn nQ Deime yok

0 1 0 1 Silme

1 0 1 0 Kurma

1 1 1 1 Tanmsz

(d) Doruluk tablosu

ekil 8.1 R-S Mandal

8.1.2 D Mandal ( D Latch)

Bir R-S mandalnn S ve R girileri arasna DEL kaps balanarak D (Data)mandal elde edilebilinir. Aada D mandalna ait lojik diyagram, sembol, doruluktablosu ekil 7.2de verilmitir.

1

2 Q

Q

R

D Q

Q

R1

2S Q

Q

D

SD

D S

R

Q

Q

(a) VEYA DEL kapl (b) VEDEL kapl (c) Sembol


4/15

181


D nQ nQ

0 0 1

1 1 0

(d) Doruluk tablosu

ekil 8.2 D Mandal (D Latch)

8.1.3 Kontak Sramasnn Mandal (Latch) Yardm ile nlenmesi

Mandallarda kontak sramas sinyal kayna olarak mekanik anahtarlarnkullanmnda olduka sk grlen bir olaydr. Kontak sramas tek bir balantyaplmadan nce anahtarn mekanik yaps nedeni ile ortaya kan farkl kdarbeleridir.

ekil 8.3

Mekanik anahtarlarda kontak sramas

Kontak sramalar zellikle sral devrelerin almasn etkileyen en nemlifaktrlerdir.Bir seri darbe devre almasna etki eden girileri olutururlar. Kontaksramasnn etkisini nlemek iin kullanlan S-R Mandal devresi ekil 7.4degsterilmitir.

Eer anahtar 1 pozisyonunda ise R girii 0 , S girii 1 olacandan(silme durumu)k 0 olacaktr. Anahtar 2 pozisyonuna alnrsa R girii pull-up direnci ile 1e

ekilecek ve S girii 0 olacaktr. ok ksa sre S giriinde kontak sramas

grlecek (S =0) ancak bu durumda mandal bir nceki konumunukoruyacaktr.aada ekil 8.4 Kontak srama etkisini ortadan kaldrmak iinkullanlan S-R mandal devresini gstermektedir.

1

2

+V

R +V

0

Anahtar kapand nda k


5/15

182


+V

1

2S

R

Q

Anahtar

1 - 2

Anahtar

2 - 1

R1 R2

R

S

ekil 8.4 Kontak s

rama etkisini ortadan kald

ranS-R Mandal devresi

8.1.4 Yetki Girili R-S Mandal

Baz tip mandallarda yetki girii (enable input- EN) bulunmaktadr. ekil 8.5 yekigirili bir R-S Mandaln gstermektedir. R-S girilerinin durumuna bal olarak knkonum deitirebilmesi iin EN giriinin yetkilenmesi gerekmektedir. Yetkilenme ENgiriine Lojik-1 uygulanmas ile gerekleecektir.

1

2 Q

Q

R

S

EN

S

R

Q

Q

EN

(a)Lojik diyagram (b) Lojik sembol

EN S R Q n+1 Q n+1

0 x x Qn Q n1 0 0 Qn Q n

1 0 1 0 1

1 1 0 1 0

(c)-Doruluk tablosu

ekil 8.5 Yetki Girili R-S Mandal


6/15

183


8.1.5. Yetki Girili D Mandal

Bir dier yetki girili mandal tr D mandaldr. D giriine uygulanan iarete balolarak kn deimesi iin yetkilendirme ileminin yaplmasgerekmektedir.Yetkilendirme EN giriine lojik-1 uygulayarak gerekletirilir.Yetkilendirme ilemi yaplmazsa klarda bir nceki durum korunacaktr. ekil 8.6Yetki girli D mandaln gstermektedir.

1

2 Q

QD

EN

D Q

QEN

a- Lojik diyagram b-Lojik sembol

EN D Q Q

0 x Q0 0Q

1 0 0 1

1 1 1 0

c-Doruluk tablosu

ekil 8.6 Yetki girili D Mandal

7475 Drt-Bit D Mandal

D mandal iin bir IC rnek 7475 drt bit D mandal gsterilebilir. ekil 8.7 lojiksembol ve doruluk tablosunu gstermektedir. Tekbir entegre iinde drt tane Dmandal bulunmaktadr. ki mandal iin tek bir yetki girii vardr.Doruluk tablosundax ile gsterilen durumlar dikkate alnmaz durumlar(dont care) gstermektedir. Eeryetkilendirme ilemi gereklemezse girilerin durumlar ne olursa olsun mandal birnceki durumunu koruyacaktr.

Giriler klarD EN Q Q

0 1 0 1 Silme

1 1 1 0 Kurma

x 0 0Q 0Q Deiim yok

a- Doruluk tablosu b-Lojik sembolekil 8.7 7475 Drt bit D Mandal

DQ

Q

EN

D

EN

Q

Q Q

Q D

EN EN

D

Q

Q

Q1 Q2 Q2 GNDEN1-2 Q3 Q3 Q4

Q1

Q1

1D 2D EN1-2

Vcc 3D 4D Q4

1 2 3 4 5 6 7 8

16 15 14 13 12 11 10 9


7/15

184


8.2.1 FLIP- FLOPLAR (FLIP-FLOPS)

Temel bir mandal (latch) asenkron sral bir devredir. Girilerin deiimine balolarak k deeri deiecektir. Temel bir mandal devresinin giriine kap eklemeksuretiyle mandaln knn harici bir saat darbesi (clock pulse- CP) ile girilerindeiimine tepki vermesi salanabilir. Flip-Floplarn bu anlk deiimine tetiklenmead verilir. Ve bu deiimi salayan duruma ise flip-flopun tetiklenmesi denir.

Saat darbesi belli bir frekansta 0 ve 1 arasnda deien bir kare dalga sinyalidir.Flip-Floplarn tetiklenmesi, saat darbesinin (CP) 1 veya 0 dzeyindegerekleebilir.

0

1Flip-Flop

CP

Flip-Flop

CP

a-Saat darbesi (Clock Pulse) b- 1 dzeyinde tetikleme c-0 dzeyinde tetikleme

ekil 8.8 Tetikleme sinyali ve dzey tetiklemeleri

Bir dier tr tetikleme biimi kenar tetiklemesidir. Bu tr flip-floplar kenar tetiklemeliflip-floplar olarak adlandrlrlar. Tetikleme saat darbesinin 1 den 0 a ykselenkenarnda gerekleiyorsa ykselen kenar tetiklemeli flip-flop, 0 dan 1 e denkenarda gerekleiyorsa den kenar tetiklemeli flip-flop adn alrlar.

Flip

FlopCP

Flip

Flop

(c) Ykselen kenar tetiklemeli (d) Den kenar tetiklemeli

(a) Ykselen kenar (b) Den kenar

ekil 8.9 Kenar tetiklemesi

8.2.1 R-S (Reset-Set) Flip-Flop

Bir R-S mandalnn girilerine harici VE kaplar eklemek suretiyle R-S flip-flopu eldeedilebilir. Aada ekil 8.10 ykselen kenar tetiklemeli R-S Filip-Flopa ait lojikdiyagram , sembol ve doruluk tablosunu gstermektedir.


8/15

185


CP

R

1

2S

Q

Q

R

S Q

Q

R

S

1

2

CP

(a) Lojik diyagram (c) Sembol

CP S R Q Q

x x Qn nQ Deiim yok

0 0 Qn nQ Deiim yok

0 1 0 1Silme

1 0 1 0Kurma

1 1 1 1Tanmsz

(d) Doruluk tablosu

ekil 8.10 Ykselen kenar tetiklemeli R-S Flip-Flop

Bir flip-flopun tetiklenmemesi halinde bir nceki durumunu koruyaca doruluktablosundan grlmelidir.

8.2.2 D (Data) Flip-Flop

Bir R-S flip-flopun S giriine DEL kaps balanarak R giriine balanmas halndaD flip-flop elde edilebilir. Aada ekil 8.11de ykselen kenar tetiklemeli D flip-flopaait lojik diyagram, sembol ve doruluk tablosu gsterilmektedir.

CP

R1

2S

Q

Q

R

S

1

2

D

R

S Q

Q

CP=

D Q

Q

CP

D

(a) Lojik diyagram (b) Sembol ve R-S denklii


9/15

186


CP D Qn+1 1nQ +

x Qn nQ Deiim yok

0 0 1Silme

1 1 0 Kurma

(c) Doruluk tablosu

ekil 8.11 Ykselen kenar tetiklemeli D Flip-Flop

8.2.3 J-K Flip-Flop

J-K filp-flop R-S flip-flop tipindeki tanmsz durumun ortadan kaldrlmas asndan

bu tipin gelimi birekli denilebilir. J ve K girileri gsterirken, Q ve Q olmak zereiki k vardr. Aada ekil 8.12de ykselen kenar tetiklemeli J-K flip-flopa ait lojikdiyagram, sembol ve doruluk tablosu gsterilmektedir.

CP

R1

2S

Q

Q

K

J Q

Q

K

J

1

2

CP

(a) Lojik Diyagram (b) Sembol

CP J K Qn+1 1+nQ x x Qn nQ Deiim yok

0 0 Qn nQ Deiim yok

0 1 0 1 Silme

1 0 1 0 Kurma

1 1 nQ Qn Tmleyen

(c) Doruluk Tablosu

ekil.8.12 Ykselen kenar tetiklemeli J-K Flip-Flop


10/15

187


Doruluk tablosu incelenirse R-S Flip-Flop doruluk tablosuna ok yakn olduu

grlecektir. Ancak R-S Flip-Flopun tanmsz olduu durum J-K Flip-Flopta tanmlhale gelmitir, k bir nceki durumun tersi olmaktadr(Toggle-Tmleyen alma).Bu zelliinden dolay J-K flip-Floplar en fazla tercih edilen trlerin banda yeralmaktadr.

8.2.4 T (Toggle) Flip-Flop

Bir J-K flip-flop un iki giriini ksa devre ederek T (Toggle) Flip Flop elde edilebilir.T Flip-Flop un kullanl iki durumu vardr eer giri 0 ise kta bir nceki durum(Qn), eer giri 1 ise kta bir nceki durumun tersi grnecektir(Q). Aada ekil8.13de T flip-flopa ait lojik diyagram, sembol ve doruluk tablosu gsterilmektedir.

CP

R1

2S

Q

Q

K

J

1

2

T

K

J Q

Q

CP CP

Q

QTT

(a)Lojik Diyagram (b) Sembol

CP T Q Q

x Qn nQ Deiim yok

0 Qn nQ Deiim yok

1 nQ Qn Tmleyen (Toggle)

(c) Doruluk Tablosu

ekil 8.13 Ykselen kenar tetiklemeli T Flip-Flop


11/15

188


8.2.5. Flip-Flop Trleri

7474 kili D flip-flop

Bu TTL entegresi iki D flip-flop tek bir chip ierisinde bulunur. Vcc ve GND ileadlandrlan iki besleme giriine sahiptir. Ykselen kenar tetiklemeli olan bu tr flip-flop lojik-0da yetkilenen preset ve clear ile adlandrlan iki ayr asenkron giriesahiptir.

Vcc

DCLEAR

PRESET

CLOCK CLOCK

Q

Q Q

QDCLEAR

PRESET

1 2 3 4 5 6 7

891011121314

GND

a-Lojik sembol b-Doruluk tablosu

ekil 8.15 7474 kil D Flip-Flop

74LS112A kili J-K Flip-Flop

erisinde iki tane den kenar tetiklemeli J-K flip-flop olan TTL entegresi preset veclear ile adlandrlan iki asenkron girie sahiptir. Lojik sembol ve doruluk tablosuekil 8.16da verilmitir.

a-Lojik diyagram b-Doruluk tablosu

ekil 8.16. 74LS112A kili J-K Flip-Flop

Preset Clear D Q Q

0 0 x 0 0

0 1 x 1 0

1 0 x 0 1

1 1 0 0 1

1 1 1 1 0

Giriler klar

PR CLR CP J K Q Q

0 1 x x x 1 01 0 x x x 0 1

0 0 x x x 1 1

1 1 0 0 0Q 0Q1 1 1 0 1 0

1 1 0 1 0 1

1 1 1 1 0Q 0Q

1 1 x x 0Q 0Q

J

Q

Q

K

SET

CL R

J

Q

Q

K

SET

CL R

CP

CP

PR1

J1

CP1

K1

CLR1

PR2

J2

CP2

K2

CLR2

1Q

2Q

2Q

Q1

(2)

(4)

(1)

(16)

(3)

(7)

(9)

(6)

(12)

(8)

(15)

(14)

(11)

(10)


12/15

189


4027 kili J-K Flip-Flop

erisinde iki tane ykselen kenar tetiklemeli J-K flip-flop olan bu entegre CMOSmantk ailesinden olup Set ve Reset diye adlandrlan iki tane asenkron giriesahiptir. Set ve Reset girileri lojik-1 seviyesinde aktif olmaktadr. ekil 8.17entegrenin lojik diyagramn ve doruluk tablosunu gstermektedir.

8.3 Flip-Floplarda Asenkron Giriler

Filp-Floplarda tetikleme sinyali (CP) ile senkron (e zamanl) alan griler olduugibi tetikleme sinyalinden bamsz asenkron (e zamanl olmayan) girileresahiptirler. Bu giriler Flip-Flop k 1 yapan kurma (Set) ve k 0 yapan silme(Reset) adn alrlar. Bu giriler Filp-Flopun durumunu tetikleme sinyali ve senkrongirilerin durumuna baklmakszn belirlerler. ekil 8.14 Set (kurma) ve Reset(Silme )asenkron girilerine sahip ykselen kenar tetiklemeli J-K Flip Flop sembol vedoruluk tablosunu gstermektedir. ekildeki devrede asenkron giriler 1 deyetkilenir. Her iki giriin 0 olduu anda J-K Flip-Flop alma gerekleeceidoruluk tablosundan grlmelidir.

Giriler klar

SET RESET CP J K Q Q

1 0 x x x 1 0

0 1 x x x 0 11 1 x x x 1 1

0 0 0 0 0Q 0Q0 0 1 0 1 0

0 0 0 1 0 1

0 0 1 1 0Q 0Q

0 0 x x 0Q 0Q

J

Q

Q

K

SET

CL R

J

Q

Q

K

SET

CL R

CP

CP

SET1

J1

CP1

K1

RESET1

SET2

J2

CP2

K2

RESET2

1Q

2Q

2Q

Q1

(9)

(10)

(13)

(11)

(12)

(7)

(6)

(3)

(5)

(4)

(15)

(14)

(1)

(2)


13/15

190


a-Lojik Sembol b-Doruluk tablosu

ekil 8.14 Set ve Reset asenkron girili ykselen kenar tetiklemeli J-K Flip-Flop

ekil 8.15 Set (kurma) ve Reset ( Silme ) asenkron girilerine sahip den kenartetiklemeli J-K Flip Flop sembol ve doruluk tablosunu gstermektedir. ekildekidevrede asenkron giriler 0 da yetkilenir. Her iki giriin 1 olduu anda J-K Flip-Flopalma gerekleecei doruluk tablosundan grlmelidir.

a-Lojik Sembol b-Doruluk tablosu

ekil 8.14 Set ve Reset asenkron girili ykselen kenar tetiklemeli J-K Flip-Flop

S R CP J K Qn+11+n

Q 0 1 x x x 0 1

1 0 x x x 1 0

0 0 x x Qn nQ

0 0 0 0 Qn nQ

0 0 0 1 0 1

0 0 1 0 1 0

0 0 1 1 nQ Qn

S R CP J K Qn+1 1+nQ

1 0 x x x 0 1

0 1 x x x 1 0

1 1 x x Qn nQ

1 1 0 0 Qn nQ

1 1 0 1 0 1

1 1 1 0 1 0

1 1 1 1 nQ Qn

K

J Q

Q

CP

R

S

K

J Q

Q

CP

R

S


14/15

191


8.4 ANA- UYDU (MASTER-SLAVE) FLP-FLOP

Bir Ana-Uydu Flip-Flop devresi iki R-S Flip-Flop ve harici bir DEL kapsndanoluur. oluur. Birinci Flip-Flop ana, ikinci Flip-Flop ise uydu Flip-Flopu oluturur.ekil 7.10 Ana-Uydu Flip-Flop devresini gstermektedir.

Uydu(Slave)

R

S Q

QR

S Q

Q

CP

Ana(Master)

S

R

Q

Q

Y

Y

(Tetikleme Girii)

ekil 7.10 Ana-Uydu (Master-Slave) Flip-Flop devresi

Tetikleme girii (CP) den kenar () olduu zaman DEL kaps k uydu Flip-Flop tetikleme giriini (CP) ykselen kenar () yapacandan uydu Flip-Flopyetkilenir ve R-S girilerinde ana flip-flopun klar olan Y ve Y grlecektir. Bu

durumda uydu flip-Flopun Q knda Y, Q knda Y grlecektir. Ana Flip-Floptetikleme giriinde bir den kenar olduundan giriteki deiim ne olursa olsun birnceki durum korunacaktr.

Tetikleme giriinin bir ykselen kenar () olmas halinde uydu tetikleme girii birden kenar () olacandan girilerdeki deiin ne olursa olsun kayansmayacaktr. Ana Flip-Flop tetikleneceinde klarda girilere uygulanandeerlere eit olacaktr.

8.5 FLP-FLOP GE (UYARMA) TABLOLARI

Flip-Flop doruluk tablolar girilerin durumuna bal olarak klarn ne olmasgerektiini anlatan tablolardr. Ksaca bir doruluk tablosu Flip-Flop alma eklinive zelliklerini tanmlar. Gei(uyarma) tablosu ise Flip-Flopun nceki konumdan birsonraki konuma gemesi iin girilerin ne olmas gerektiini gsterir. Doruluktablolar yardm ile gei (uyarma) tablolar kolaylkla karlabilir. Tabloda Qnmevcut durumu, Qn+1 ise bir sonraki durumu gstermektedir.


15/15

192


Qn Qn+1 S R S R Qn nQ

0 0 0 x 0 0 Qn nQ

0 1 1 0 0 1 0 1

1 0 0 1 1 0 1 0

1 1 x 0 1 1 Tanmsz

(a) Gei (uyarma) Tablosu(b) Doruluk tablosu

Tablo 7.1 R-S Flip-Flop Gei(Uyarma) ve Doruluk tablolar

Qn Qn+1 D D Qn nQ 0 0 0 0 0 1

0 1 1 1 1 0

1 0 0

1 1 1

(a) Gei(uyarma) tablosu (b) Doruluk tablosu

Tablo 7.2 D Flip-Flop Gei(Uyarma) ve Doruluk tablola

Qn Qn+1 J K J K Qn nQ

0 0 0 x 0 0 Qn nQ

0 1 1 x 0 1 0 1

1 0 x 1 1 0 1 0

1 1 x 0 1 1 nQ Qn

(a) Gei (uyarma) Tablosu (b) Doruluk tablosu

Tablo 7.3 J-K Flip-Flop Gei(Uyarma) ve Doruluk tablolar

Qn Qn+1 T D Qn nQ

0 0 0 0 Qn nQ

0 1 1 1 nQ Qn

1 0 1

1 1 0

Tablo 7.4 T Flip-Flop Gei(Uyarma) ve Doruluk tablolar

Latch Filip Floplar

Documents