Virtex-7 GTH トランシーバーを使用した ਠSMPTE SDI ......Virtex-7 GTH トランシーバーを使用して SDI インターフェイスを実現XAPP1187 (v1.0) 2014 年

XAPP1187 (v1.0) 2014 年 2 月 21 日 japan.xilinx.com 1

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概要放送業界向けの映像機器には、SMPTE (Society of Motion Picture and Television Engineers) SDI (SerialDigital Interface) 規格が広く使用されています。このインターフェイスは、放送局スタジオや映像制作会社で使用されており、非圧縮のデジタル映像と多重音声チャネルなどの埋め込まれた補助データを共に伝送します。

ザイリンクスの SMPTE SD/HD/3G-SDI LogicCORE™ IP は、デバイス固有の制御機能を持たない一般的な SDI 受信/送信データパスです。このアプリケーションノートでは、完全な SDI インターフェイスを構築するために、 Virtex®-7 GTH トランシーバーと SMPTE SD/HD/3G-SDI LogicCORE IP を合わせて使用するための制御ロジックを含むモジュールを提供します。また、ザイリンクス® の Virtex-7FPGA VC709 評価ボードを使用する SDI の設計例をいくつか紹介します。このアプリケーションノートで使用される用語については、 62 ページの「付録 A : 用語解説」を参照してください。 SMPTE 規格は 64 ページの「付録 B : 参考資料」に一覧表示し、 SMPTE の資料番号も記載しています。

はじめにザイリンクスの SMPTE SD/HD/3G-SDI LogicCORE IP (以下、 SDI コアという ) は、 Virtex-7 GTH トランシーバーと接続することで、 SMPTE SD-SDI、 HD-SDI、および 3G-SDI 規格をサポートする SDIインターフェイスを実装できます。 SDI コアと GTH トランシーバーを接続して完全な SDI インターフェイスを実装するには、ロジックを追加する必要があります。このアプリケーションノートでは、この付加的な制御ロジックとインターフェイスロジックについて説明し、必要となる制御モジュールおよびインターフェイスモジュールを Verilog コードで提供します。

デバイス固有の制御ロジックの主な機能は次のとおりです。

• GTH トランシーバーのリセットロジック• 3 つの SDI 規格をサポートするために、 GTH RX/TX シリアルクロック分周器を動的に切り替え

る機能

• HD-SDI および 3G-SDI 規格の 2 つの異なるビットレートをサポートするために、 TX の基準クロックを動的に切り替える機能 • 1.485Gb/s および 1.485/1.001Gb/s (HD-SDI モードの場合)• 2.97Gb/s および 2.97/1.001Gb/s (3G-SDI モードの場合)

• SD-SDI モードの場合にデータを回復させるデータリカバリユニット• RX で受信しているビットレート (1/1 ビットレート信号または 1/1.001 ビットレート信号) を判

断する RX ビットレート検出機能このアプリケーションノートは、 GTH トランシーバー用制御モジュールのインスタンスと SDI コアのインスタンス、およびそれらに必要な接続を含むラッパーファイルも提供しています。これを利用することで、 SDI インターフェイスを簡単に構築できます。このアプリケーションノートで使用する用語を次に示します。図 1 の簡略ブロック図では、さまざまなコンポーネントを組み合わせてどのように SDI インターフェイスが形成されているかを示しています。 • SDI コアとは、 Vivado® IP カタログでから入手可能な SMPTE SD/HD/3G-SDI コアのことをいい

ます。 • 制御モジュールとは、 GTH トランシーバーが SMPTE SDI コアを使用して SDI インターフェイス

を実装する際に必要となるさまざまなデバイス固有の機能を実装するモジュールです。このアプリケーションノートでは、制御モジュールをソースコード形式で提供します。

アプリケーションノート : Virtex-7 ファミリ

XAPP1187 (v1.0) 2014 年 2 月 21 日

Virtex-7 GTH トランシーバーを使用した SMPTE SDI インターフェイスの実装著者 : John Snow

http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1187&Title=Virtex-7%20GTH%20%26%2312488%3B%26%2312521%3B%26%2312531%3B%26%2312471%3B%26%2312540%3B%26%2312496%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20SMPTE%20SDI%20%26%2312452%3B%26%2312531%3B%26%2312479%3B%26%2312540%3B%26%2312501%3B%26%2312455%3B%26%2312452%3B%26%2312473%3B%26%2312398%3B%26%2323455%3B%26%2335013%3B&releaseVersion=1.0&docPage=1

はじめに


• SDI ラッパーは、 SDI コアや制御モジュールをインスタンシエートして相互接続するためのラッパーモジュールです。このアプリケーションノートでは、 SDI ラッパーをソースコード形式で提供します。

• GTH ラッパーは、 GTHE2_CHANNEL トランシーバーのインスタンスを 1 つ含む Verilog モジュールです。このラッパーは、 Vivado IP カタログで利用可能な 7 Series FPGAs TransceiversWizard によって生成されます。

• GTH コモンラッパーは、GTH クワッドの QPLL が含まれている GTHE2_COMMON ブロックのインスタンスを 1 つ含む Verilog または VHDL モジュールです。このラッパーは、7 Series FPGAsTransceivers Wizard によって GTH ラッパーと共に生成されます。SDI アプリケーションで QPLLが使用されない場合、このラッパーは不要です。

SDI ラッパーには、制御モジュールのインスタンスと SDI コアのインスタンスが 1 つずつ含まれています。 SDI コアには、 SDI RX データパスと SDI TX データパスの両方が含まれます。通常、ラッパーモジュールは同じ GTH トランシーバー内の RX/TX ユニットへ接続されますが、この場合はこれに該当しません。異なる GTH トランシーバーの RX/TX ユニットを同じ SDI ラッパーへ接続できます。 SDIRX のみ、あるいは SDI TX のみ必要な場合は、合成段階で制御モジュールと SDI コアの未使用部分が最適化によって除去されます。

このアプリケーションノートでは、SDI コアを使用する 2 つのデモアプリケーション例を紹介します。これらのアプリケーションは VC709 評価ボードを使用して実行されます。 SDI の物理的なインターフェイスとして、 Inrevium 社製 SDI FMC メザニンボードも必要です。

X-Ref Target - Figure 1

図 1 : 一般的な SDI RX/TX インターフェイスのブロック図


Virtex-7 GTH トランシーバーを使用して SDI インターフェイスを実現



このセクションでは、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) [参照 1]を補足する内容を提供します。ユーザーガイドではないため、 SDI アプリケーションの実現に必要なGTH トランシーバーの機能および動作要件を中心に説明します。このアプリケーションノートの GTH トランシーバーポートに関しては、『7 シリーズ FPGA GTX/GTHトランシーバーユーザーガイド』 (UG476) [参照 1] で使用されている命名規則に従います。この規則は、ポートのベースネームにのみ使用します。 GTH ラッパーの作成に 7 Series FPGAs TransceiversWizard を使用した場合、すべての入力ポートには名前の後ろに _in が追加され、すべての出力ポートには _out が追加されます。たとえば、このアプリケーション内で txrate ポート名について言及する場合、GTH ラッパー内での実際の名前は txrate_in となります。Vivado 2013.3 ツールで提供される 7 Series FPGAs Transceivers Wizard バージョン 3 以降、GTH ラッパーのすべてのポート名が小文字で表記されます。ISE ツールバージョンのウィザードでは、GTH ラッパーのポート名は大文字で表記されます。このアプリケーションノートは、 Vivado ツールバージョン3.0 およびそれ以降の 7 Series FPGAs Transceivers Wizard を対象としています。GTH トランシーバーを使用するアプリケーションで必要となるクロックがいくつかあります。データストリームにデータを追加したり削除してクロックを補正できない SDI プロトコルの場合は、アプリケーション内でクロックがどのように生成および使用されるかに細心の注意が必要です。 GTH トランシーバーを駆動するには基準クロックが必要です。GTH トランシーバークワッドにある PLL (位相ロックループ) が基準クロックを使用して、各トランシーバーの受信部および送信部用のシリアルクロックを生成します。「GTH トランシーバーの基準クロック」で詳しく説明するように、 GTH トランスミッターのシリアルビットレートは、供給される基準クロックの整数倍となります。さらに、 SDI トランスミッターデータパスの入力に与えられるビデオデータレートは、GTH トランスミッターで使用される基準クロック周波数と正確に一致する (または正確な整数倍となる) 必要があります。したがって、送信されるビデオストリームのデータレートへ周波数が確実に固定するように、トランスミッターの基準クロックを生成する設計を行う必要があります。

GTH トランスミッターは、その txoutclk ポートへ供給されるデータのワードレートとまったく同じ周波数のクロックを txdata に出力します。この txoutclk は、シリアルクロックが PLL によってワードレートと等しくなるように分周されることで、 GTH トランスミッター内で生成されます。大抵のアプリケーションでは、 GTH トランシーバーからの txoutclk は、グローバル (BUFG) または水平 (BUFH)クロックバッファーを介し、その後 SDI トランスミッターデータパスおよび GTH トランスミッターの txusrclk および txusrclk2 クロック入力へのクロック供給に使用されます。 txoutclk から直接派生したクロック以外も、SDI トランスミッターデータパスおよび GTH トランスミッターの txusrclk ポートと txusrclk2 ポートのクロックソースとして使用できます。 GTH トランスミッターの浅い TX バッファーは、 txdata ポートに供給されるデータと GTH トランスミッターの内部クロック間の位相差を許容します。しかし、入力されるデータと GTH トランスミッターの内部クロック周波数 (txoutclk で表される) 間の周波数差は、即座に TX バッファーのアンダーフロー /オーバーフローを引き起こすため、GTH トランスミッターで生成されるシリアルビットストリームにエラーが生じます。したがって、GTHトランスミッターの txdata ポートへ供給されるデータストリームのデータレート (txusrclk およびtxusrclk2 クロックの周波数で表される) と GTH トランスミッターの内部データレート ( トランスミッターの基準クロックで設定され、 xoutclk 周波数で表される) は、正確に一致させる必要があります。ただし、 GTH レシーバーの基準クロックは入力される SDI 信号のビットレートと正確な関係を持つ必要はありません。これは、GTH レシーバーのクロックデータリカバリ (CDR) ユニットが、基準クロック周波数による設定どおりに公称ビットレートから最大 ±1,250ppm でビットレートを受信できるためです。このため、入力される SDI 信号と正確な周波数関係を持たないローカルのオシレーターでレシーバー基準クロックが生成可能になります。 GTH レシーバーは、入力される SDI ビットレートに周波数ロックされたリカバリクロックを生成します。このクロックは、 GTH トランシーバーの rxoutclk ポートの出力です。このアプリケーションノートで後ほど詳しく説明しますが、 rxoutclk は、 HD-SDI および 3G-SDI 信号を受信する際の真のリカバリクロックであり、 SD-SDI 信号を受信する際のクロックではありません。通常、 rxoutclk は、グローバルまたは水平クロックバッファーを介し、その後 GTH レシーバーの rxusrclk および rxusrclk2 ポートへ供給されて、SDI レシーバーデータパス用のクロックとして使用されます。

SDI アプリケーションには、もう 1 つクロックが必要です。これはフリーランニングの固定周波数クロックであり、GTH トランシーバーの DRP (ダイナミックリコンフィギュレーションポート ) 用クロックとして使用されます。通常、これと同じクロックが SDI ラッパーの制御モジュールに供給され、タイミング制御に使用されます。ザイリンクスでは 10MHz 以上にすることを推奨しています。このクロックの周波数は、SDI アプリケーションのその他のクロックやデータレートに対して特定の関連性を持つ必要はありません。 SDI モードを変更した際に、このクロックの周波数を変更しないでください。常に同じ公称周波数で動作する必要があります。また、 SDI アプリケーションがアクティブな間は停止させることもできません。このクロックは、デバイス内のすべての SDI インターフェイスで使用可能です。




GTH トランシーバーの基準クロックVirtex-7 GTH トランシーバーは、クワッドに分けられています。各クワッドには 4 つのGTHE2_CHANNEL トランシーバープリミティブがあり、各 GTHE2_COMMON プリミティブにはクワッド PLL (QPLL) が 1 つずつ含まれています (図 2 を参照)。QPLL で生成されたクロックは、クワッド内の 4 つすべてのトランシーバーへ分配されます。各 GTHE2_CHANNEL には、チャネル PLL(CPLL) と呼ばれる専用の PLL があり、そのトランシーバーの RX および TX へのみクロックを供給できます。クワッド内の各 RX と TX ユニットでは、クロックソースとして QPLL または CPLL のいずれを使用すべきかを個別に設定できます。さらに、この RX/TX ユニットは、クロックソースを QPLLと CPLL 間で動的に切り替え可能です。このコンフィギュレーションと動的切り替え機能は、 SDI アプリケーションに特に有効です。

重要 : -1 スピードグレード Virtex-7 FPGA デバイスの GTH トランシーバークワッドにある QPLL は、SDI ビットレートに必要な周波数に対応していません。-1 スピードグレードデバイスで SDI インターフェイスに使用される GTH トランシーバー用にシリアルクロックを生成するには、 CPLL しか使用できません。 -2 またはそれ以上のスピードグレードデバイスの QPLL は SDI ビットレートに対応しているため、このような高速デバイスでは QPLL と CPLL の両方を使用して SDI インターフェイスのGTH トランシーバー用シリアルクロックを生成できます。 -1 スピードグレードデバイスの場合、多くの SDI アプリケーションで QPLL を利用できず、RX ユニットまたは TX ユニットのいずれかのみを使用できますが、これらユニットを同時に用いることはできません。これは、 -1 スピードグレードデバイスにのみ適用される制約です。




一般的な SDI アプリケーションでは、 5 つの異なるビットレートをサポートするために GTH トランシーバーが必要です。

• 270Mb/s (SD-SDI の場合)• 1.485Gb/s (HD-SDI の場合)• 1.485/1.001Gb/s (～ 1.4835Gb/s) (HD-SDI の場合)• 2.97Gb/s (3G-SDI の場合)• 2.97/1.001Gb/s (～ 2.967Gb/s) (3G-SDI の場合)GTH トランシーバーの RX 部に含まれる CDR ユニットは、基準周波数から最大 ±1,250ppm のビットレートの信号を受信できます。HD-SDI の 2 つのビットレートの差は正確に 1,000ppm であり、同様に


図 2 : Virtex-7 GTH トランシーバーのクワッドコンフィギュレーション




2 つの 3G-SDI ビットレートの差も 1000ppm であるため、ppm オフセットマージンを十分に与えながら 1 つの基準クロック周波数を用いて 5 つすべての SDI ビットレートを受信できます。一方、GTH トランシーバーの TX 部では、 5 つすべての SDI ビットレートをサポートするには 2 つの基準クロック周波数が必要です。これは、トランスミッターが通常は供給される基準クロック周波数の正確な指定整数倍でのみ送信可能であるためです。このため、ほとんどの SDI アプリケーションでは、2 つの基準クロックを GTH クワッドへ供給します。これらのクロックのいずれか一方を RX の基準クロックとして使用し、両方を TX の基準クロックとして使用します。通常、2 つの供給される基準クロックの組み合わせは、 148.5MHz と 148.5MHz/1.001MHz です。 GTH トランシーバーの基準クロックソースは、アプリケーションによって大きく異なります。レシーバーの基準クロックソースは、入力される SDI ビットレートと正確に一致する必要がないため、ローカルのオシレーターで対応できます。一方、GTH トランスミッターのラインレートは、常に基準クロック周波数の整数倍であるため、トランスミッターの基準クロック周波数は、送信されるデータのデータレートと正確な関係を持つ必要があります。ほとんどの場合、トランスミッターの基準クロックはゲンロック PLL で生成されるため、スタジオのビデオ基準信号から GTH トランスミッターラインレートを生成します。このアプリケーションノートに含まれる SDI パススルーデモンストレーションなどの特殊な場合、トランスミッターラインレートは、SDI 信号を受信している GTH レシーバーのリカバリクロックから生成されます。そのような場合、トランスミッターの基準クロックとして使用する前に、外部 PLL を使用してリカバリクロックのジッターを軽減する必要があります。一般的な SDI アプリケーションでは、これら 2 つの基準クロックの一方を QPLL へ接続し、もう一方をクワッド内のすべての CPLL へ接続します。どちらのクロックを QPLL 基準クロックまたは CPLL基準クロックへ接続するかは重要ではありません。クワッド内の各トランシーバーの RX ユニットは、QPLL からのクロックを使用するようにコンフィギュレーションされます。 TX ユニットは、そのときに必要なビットレートに基づいて、 QPLL クロックとローカル CPLL クロックを動的に切り替えます。GTH txsysclksel ポートを使用して TX ユニットのシリアルクロックソースを QPLL または CPLL から選択します。図 3 に、この一般的な SDI アプリケーションのコンフィギュレーションを示します。この図では、インプリメンテーションで動的に使用されないマルチプレクサーを配線に置き換えており、クワッド間の基準クロック配線は表示していません。 -1 スピードグレードデバイスでは QPLL を SDIに利用できないため、図 3 に示すクロッキングコンフィギュレーションは、このスピードグレードデバイスに使用できません。

また、各 GTH RX および TX ユニットには、選択したクロックを指定可能な 2 の累乗の整数値で分周するシリアルクロック分周器があります。これによって、たとえば、クワッド内のすべての RX ユニットは QPLL からの同じクロック周波数を使用しながらも、異なるシリアルクロック分周値を用いて異なるラインレートで動作できるようになります。 3G-SDI ビットレートは HD-SDI ビットレートの 2倍の速度となるため、この機能は SDI インターフェイスに非常に有効です。 270Mb/s SD-SDI の場合、GTH トランシーバーは 11 倍のオーバーサンプリングテクニックによって 3G-SDI ラインレートで動作します。このため、各 RX ユニット内で 2 の累乗値で指定した異なる 2 つの分周器を使用することで、 QPLL から供給される 1 つの RX クロック周波数ですべての SDI ビットレートの受信をサポートできます。また、 TX ユニットでも、 2 の累乗値で指定した異なる 2 つの分周器を用いてクロックソースを分周できるため、基準クロック周波数を 2 つ使用するだけですべての SDI ビットレートの送信をサポートできます。 RX および TX ユニットのシリアルクロック分周器の値は、各 GTH トランシーバーの rxrate およびtxrate ポートを利用して動的に変更可能です。この分周器は、 RXOUT_DIV および TXOUT_DIV 属性を使用して DRP を介して変更することもできます。このアプリケーションノートで提供される制御モジュールは、GTH トランシーバーの txrate ポートを用いて TX シリアルクロック分周器を制御し、DRPを介して変更する GTH トランシーバー RXOUT_DIV 属性を用いて RX シリアルクロック分周器を制御します。これにより、 SDI アプリケーションに適した最も効率的な GTH トランスミッターおよびレシーバーのラインレート変更シーケンスが実現します。図 3 に示すコンフィギュレーションは、ほとんどの SDI アプリケーションに最適なソリューションです。その理由は、次のとおりです。

• レシーバーは、 1 つの固定された基準クロック周波数からすべての SDI ビットレートを受信でき、QPLL がクワッド内のすべてのレシーバーへ基準クロックから生成されたシリアルクロックを供給します。

• トランスミッターは、サポートされている SDI ビットレートで送信するのに必要な QPLL およびCPLL の両方の周波数を得るため、QPLL および CPLL からのクロックを動的に切り替えることができます。

• クワッド内の 4 つのレシーバーと 4 つのトランスミッターは完全に独立しているため、それぞれ異なる SDI ビットレートで動作でき、ほかの RX や TX ユニットへ干渉することなくビットレートを動的に切り替えることも可能です。




• ゲンロック機能を搭載したアプリケーションでは、同期リファレンス入力信号から必要な 2 つの基準クロック周波数を最新のゲンロック PLL が同時に提供できます。

ただし、図 3 に示すコンフィギュレーションは -1 スピードグレードデバイスに使用できません。同じGTH トランシーバーの RX と TX の両ユニットを同時に使用しなければならない SDI アプリケーションは通常、図 3 に示すコンフィギュレーションが必要であり、 -1 スピードグレードデバイスにはインプリメントできません。

SDI アプリケーションによっては、異なる SDI トランスミッターが同じ公称ビットレートで送信していても、わずかに異なるビットレートで動作する場合があります。これは、各 TX のビットレートが、関連する SDI RX で受信される SDI のビットレートと正確に一致しなければならない SDI ルーターでよく見られます。同じ公称ビットレートで送信する 2 つのトランスミッターのビットレートは、実際、数 ppm 異なります。このようなアプリケーションは、各 TX ユニットが CPLL を排他的に使用できるVirtex-7 GTH のクワッドアーキテクチャによってサポートできますが、これには各 CPLL に専用の基準クロック周波数を供給する必要があり、その上、使用可能な GTH 基準クロック入力数には制限があります。基準クロック入力は、各 GTH クワッドに 2 つずつあります。クワッドは上下クワッドからの基準クロックを使用できるため、デバイス内の複数の GTH クワッドに 5 つの異なる基準クロック周波数 (RX ユニットに 1 つ、 4 つの TX ユニットに 4 つ) を供給できますが、デバイス内の GTH すべてが独自の基準クロックを持つには、基準クロック入力数が足りません。このような場合、シリアルクロック周波数から ± 数百 ppm で GTH TX をプルできる PICXO (Phase Interpolator Controlled Oscillator)テクニックが非常に有効です。このため、各 SDI トランスミッターのビットレートが受信される SDI信号のビットレートと個別にロックする必要があるアプリケーションでは、図 3 に示す一般的な基準クロックを利用して実装し、さらに PICXO テクニックを利用して各 GTH TX にそれぞれの SDI TX の正確なビットレートを設定します。このアプリケーションノートでは、 PICXO について説明していません。 PICXO の使用については、ザイリンクステクニカルサポートまでお問い合わせください。


図 3 : SDI 用の GTH 基準クロックのインプリメンテーション (一般的な場合)




リセット

『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) [参照 1] で説明されているように、 GTH トランシーバーには固有のリセット要件があります。 GTH トランシーバーでは、 PLL のリセット、GTH トランシーバーのリセット (gttxreset、gtrxreset)、txrate など複数の GTH トランシーバーポートの動的な変更、および DRP を介した GTH トランシーバー属性の動的な変更を注意して調整する必要があります。これらのイベントをすべて適切に調整しなければ、 GTH トランシーバーが SDI に対して正しく機能しない、つまり、 FPGA をリコンフィギュレーションすることでしか回復できない状態になる可能性があります。このアプリケーションノートで提供する制御モジュールは、GTH トランシーバーが確実かつ適切に動作するようこれらの要件をすべて満たします。

ユーザーアプリケーションでは、GTH 入力の gttxreset と gtrxreset を直接制御しないでください。GTHトランシーバーが確実に正しく動作するように、これらの GTH トランシーバー入力は SDI 制御モジュールでのみ制御します。ユーザーアプリケーションでは、制御モジュールのさまざまなリセット入力を使用して GTH リセットを要求できます。このようなリセット要求は、次の適切なタイミングで制御モジュールによって処理され、GTH トランシーバーのほかの動作と干渉しないように調整されます。

GTH トランシーバーの初期化シーケンスFPGA コンフィギュレーション直後、SDI 制御モジュールが GTH トランシーバーの QPLL、CPLL、および RX と TX ユニットの初期化シーケンスを実行します。制御モジュールには、GTH トランシーバーの RX 部および TX 部に対して次の初期化シーケンスを別々に実行する個別のステートマシンがあります。ここでは、 RX の初期化シーケンスについて説明します。 TX 初期化シーケンスの手順は、レシーバーおよび QPLL ポートがトランスミッターと CPLL ポートに置き換わる以外はこれと同じです。1. FPGA コンフィギュレーション後に 500ns 以上待機したら、 qpllreset 信号および gtrxreset 信号を

アサートします。

2. rx_refclk_stable 入力がアサートされるまで待機し、 qpllreset をネゲートします。3. qplllock 信号がアサートされるまで待機し、 gtrxreset 信号をネゲートします。4. rxresetdone 信号がアサートされるまで待機し、初期化シーケンスが完了したことを示します。GTH の txuserrdy 入力および rxuserrdy 入力も適切に制御する必要があります。これらの信号は共にSDI ラッパーによって生成されます。 SDI ラッパーは、 gttxreset がネゲートされると、 txuserrdy をtxusrclk の 5 サイクル間アサートします。同様に、 gtrxreset がネゲートされると、 rxuserrdy を rxusrclkの 5 サイクル間アサートします。条件が満たされるまで初期化シーケンスが待機している、手順 2、手順 3、および手順 4 では、タイムアウトカウンターが動作しています。待機条件が満たされる前にタイムアウトカウンターが終了すると、ステートマシンがタイムアウトステートに遷移し、リトライカウンターをインクリメントしてから初期化シーケンスに戻り、シーケンスを再開します。タイムアウトが多数発生したことが原因でリトライカウンターが最大カウントに達すると、初期化シーケンスにエラーが発生し、ステートマシンがエラーステートに遷移して初期化シーケンスのエラーを示します。リトライ可能な最大回数は、 SDIラッパーのパラメーターで指定します。

PLL リセットFPGA コンフィギュレーション後に自動的に実行される初期化シーケンスでのリセットだけでなく、PLL へ供給される基準クロックに対して周波数が変更された場合や割り込みが発生した場合は常に、QPLL または CPLL をリセットする必要があります。このリセットは、対象となる PLL を基準クロックに対して強制的に再度ロックする目的で必要です。PLL リセットを実行するために、GTH コモンラッパーの qpllreset 入力と GTH ラッパーの cpllreset 入力が SDI 制御モジュールによって制御されます。ユーザーアプリケーションは PLL リセットを直接アサートできません。 SDI 制御モジュールが単独でPLL リセットを制御する必要があります。一方、ユーザーアプリケーション次第で PLL リセットが必要なタイミングが判断され、対象となる PLL のリセット、およびその PLL からのシリアルクロックを使用する GTH RX および/または TX ユニットすべてのリセットが要求されます。SDI ラッパーには rx_pllreset 出力および tx_pllreset 出力が 1 つずつあります。これらの出力信号を使用して GTH コモンラッパーの qpllreset 入力と GTH ラッパーの cpllreset 入力を制御します。 PLL が1 つの RX または 1 つの TX ユニットにしか使用されない場合、 SDI ラッパーの rx_pllreset またはtx_pllreset 出力を対応する PLL リセット入力ポートに正しくかつ簡単に接続することができます。ただし、片方の PLL がシリアルクロックを複数の RX および/または TX ユニットに供給する場合、その接続は複雑になります。詳細は、「SDI アプリケーションの GTH PLL の使用例」を参照してください。SDI ラッパーには、 GTH RX (rx_gth_full_reset) および GTH TX (tx_gth_full_reset) の完全なリセットを要求するためにアプリケーションが使用する 2 つの入力があります。これらの入力のいずれかをアサートすると、制御モジュールのリセットステートマシンが適宜 GTH の RX 部または TX 部の完全な




初期化シーケンスを実行します (関連する PLL のリセットを含む)。 PLL が使用する基準クロックに割り込みが発生したり、変更が加えられた場合は常にこれらの初期化シーケンスが実行されるよう、ユーザーアプリケーションで rx_gth_full_reset 入力および tx_gth_full_reset 入力を正しく制御する必要があります。制御モジュールへの rx_refclk_stable 入力および tx_refclk_stable 入力が正しく制御されるかどうかはユーザーアプリケーションが担います。これらの入力信号は、 PLL への基準クロックが安定している場合にのみアサートしなければなりません。すでに説明したとおり、これらの入力が PLL リセットのネゲート前にアサートされるまで、初期化シーケンスは待機します。 rx_refclk_stable 入力またはtx_refclk_stable 入力のネゲートによって、対象となる PLL のリセットが開始されるわけではありません。制御モジュールへの rx_gth_full_reset 入力および tx_gth_full_reset 入力がアサートされることによってのみ、PLL リセットは開始します。rx_refclk_stable および tx_refclk_stable は、rx_gth_full_resetまたは tx_gth_full_reset のアサートによって初期化シーケンスが開始された後にリセットシーケンスの完了を遅延させる場合にのみ有効です。

GTH TX のリセットGTH トランシーバーの TX 部のリセットが必要となる状況は次の 3 つです。1. GTH TX へシリアルクロックを供給する PLL がリセットされる場合は、 gttxreset ポートを使用し

て TX 部を必ずリセットします。このリセットは、SDI 制御モジュールによる FPGA コンフィギュレーション後、およびユーザーアプリケーションで SDI ラッパーへの tx_gth_full_reset がアサートされるたびに自動的に実行され、この結果、 PLL および GTH TX の両方がリセットされます。

2. GTH gttxreset 入力は、 txsysclksel ポートが動的に変更されている間アサートする必要があります。txsysclksel ポートを使用し、QPLL または CPLL のいずれを GTH TX のシリアルクロックソースとして使用するかを選択します。各 GTH トランシーバーは、固有の txsysclksel ポートを備えており、 2 つの PLL のシリアルクロックソースを個別に切り替えることができます。 txsysclksel ポートはアプリケーションで直接制御できません。 SDI 制御モジュールが、 tx_m 入力の変更を受けてGTH トランシーバーの txsysclksel ポートを動的に変更します。制御モジュールは、 tx_m 入力への変更を検出するとまず gttxreset 信号をアサートし、その後 txsysclksel を変更してから gttxreset をネゲートします。このシーケンスは、 GTH トランシーバーが txresetdone 出力をアサートして終了します。この時点で SDI 制御モジュールは、 tx_change_done 出力をアサートして txsysclksel が変更されたことを示します。

3. txrate 入力ポートが動的に変更されると、 GTH TX は GTH トランシーバー自身によって必ず自動的にリセットされます。 txrate ポートは、 GTH TX のシリアルクロック分周器を制御します。ユーザーアプリケーションでは txrate ポートを直接変更できません。 tx_mode 入力ポートの変更を受け、適切な場合は SDI 制御モジュールが txrate ポートを変更します。

QPLL および CPLL は異なる動作周波数範囲で動作します。SDI アプリケーションの場合、QPLL からのシリアルクロックの周波数は CPLL からのシリアルクロックの周波数の 2 倍の値となります。したがって、 SDI ラッパーの tx_m 入力ポートを変更して 2 つの PLL 間における GTH TX の動的切り替えを要求するとき、トランスミッターが同じ SDI モードに維持されている場合は、 txrate ポートを介してシリアルクロック分周器を同時に動的に変更する必要があります。たとえば、QPLL をシリアルクロックソースとして使用する 1.485Gb/s の HD-SDI ビットレートから、CPLL をシリアルクロックソースとして使用する 1.485/1.001Gb/s の HD-SDI ビットレートへ変更する場合、 txsysclksel ポートおよびtxrate ポートの両方を変更します。ただし、SDI ラッパーの tx_mode 入力で選択した SDI モードが tx_mポートと同時に変更される場合は、シリアルクロック分周器を変更する必要はないかもしれません。たとえば、 CPLL を使用する HD-SDI モードを QPLL を使用する 3G-SDI モードに変更する場合、 CPLLから QPLL に変更するとシリアルクロック周波数が本質的に増加し、その結果ラインレートが 2 分の1 になるため、 txrate ポートを変更する必要はありません。tx_m および tx_mode は SDI ラッパーへの個別の入力ポートであるため、これらポートの 1 つが変更された場合、txsysclksel ポートおよび/または txrate ポートが動的に変更される前にわずかな整定遅延がインプリメントされます。この整定遅延では、 txrate ポートの変更が必要かどうかを TX ロジックが判断する前に、ほかのポートも変更できるようわずかな時間が考慮されています。要求された SDI モードまたはビットレートの変更を実行するために txrate および txsysclksel の両ポートを変更する必要がある場合、これら 2 つのポートを変更する短い時間に GTH txoutclk ポートのクロック周波数が 297MHz になる可能性があります。 150MHz のクロック周期制約は一般に txoutclk に適用されるため txoutclk が短い間でも 297MHz になることがあれば、txoutclk によってクロックが供給されるロジックに悪影響が及ぶ可能性があります。 TX 制御ロジックは、 txoutclk が 150MHz を超えないように txrate および txsysclksel を変更する順序を注意して選択することで、このような問題を回避します。

SDI ラッパーには TX 部のリセット入力が 3 つあります。




• tx_rst : High にアサートされると、 SDI コアにある SDI TX データパスをリセットします。• tx_gth_full_reset : High にアサートされると、 TX に関連する PLL をリセットしてから、 GTH ト

ランシーバーの TX 部 (gttxreset) をリセットします。 2 つのリセットのこのようなシーケンスにより、 PLL リセットが完了して PLL が基準クロックにロックされるまで gttxreset は完了しません。

• tx_gth_reset : High にアサートされると、 GTH トランシーバーの TX 部のみをリセットします。gttxreset シーケンスの開始時に PLL がロックされていない場合、 PLL がロックされるまでgttxreset シーケンスは完了しません。

GTH RX のリセットTX 部と同様に、ユーザーアプリケーションでは、ここで説明したすべての RX リセットおよび動的変更の動作が互いに干渉しないように SDI 制御モジュールによって慎重に調整されます。 GTH RX 部のリセットが必要となる状況は次のとおりです。• GTH RX (一般に QPLL) へシリアルクロックを供給する PLL がリセットされる場合は、 gtrxreset

ポートを使用して RX 部を必ずリセットします。このリセットは、 SDI 制御モジュールによるFPGA コンフィギュレーション後、およびユーザーアプリケーションで SDI 制御モジュールへのrx_gth_full_reset がアサートされるたびに自動的に実行され、この結果、 PLL および GTH RX の両方がリセットされます。何らかの理由で gtrxreset 信号を使用して GTH RX をリセットする場合は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) [参照 1] に記載されているように特定のシーケンスを実行する必要があります。このシーケンスには、シーケンスの一部を実行中に DRP ポートを使用して DRP アドレス 0x011 のビット 11 を変更した後、そのビットを元の値に戻すことなどが含まれます。通常の SDI 動作では、このビットを 1 にします。 GTHラッパーにあるステートマシンは、GTH トランシーバーの gtrxreset 入力がアサートされると常にこの完全なシーケンスを実行します。

• SDI モードを SD-SDI、 HD-SDI、および 3G-SDI のいずれかに変更する場合、 rxcdrhold ポート、LPM イコライザーの自動適応モードの有効化/無効化、 RXCDR_CFG 属性、および RXOUT_DIV属性のうち 1 つまたは複数を変更する必要があります。 RXCDR_CFG 属性および RXOUT_DIV属性は DRP を介して変更します。RX SDI モードが SD-SDI であり、ほかの SDI モードで Low の場合、rxcdrhold ポートを High にアサートする必要があります。LPM イコライザーの自動適応モードは、 SD-SDI モードのときは無効にし、 HD-SDI モードおよび 3G-SDI モードのときは有効にします。現ラインレートに対して CDR を最適化するために HD-SDI または 3G-SDI モードに切り替えるときは、RXCDR_CFG 属性を変更します。RXOUT_DIV 属性は、GTH RX のシリアルクロック分周器を制御します。上記 4 つのいずれかが動的に変更された後、 GTH RX は gtrxreset ポートを使用してリセットする必要があります。同一の SDI モード変更シーケンスでこれらのうち 2 つ以上が変更される場合は、変更がすべて完了した後に gtrxreset を 1 回だけ実行します。

SDI ラッパーには RX 部のリセット入力が 3 つあります。• rx_rst : High にアサートされると、 SDI コアにある SDI RX データパスをリセットします。• rx_gth_full_reset : High にアサートされると、 RX に関連する PLL をリセットしてから、 GTH ト

ランシーバーの RX 部 (gtrxreset) をリセットします。 2 つのリセットのこのようなシーケンスにより、 PLL リセットが完了して PLL が基準クロックにロックされるまで gtrxreset は完了しません。

• rx_gth_reset : High にアサートされると、 GTH トランシーバーの RX 部 (gtrxreset) のみをリセットします。 gtrxreset シーケンスの開始時に PLL がロックされていない場合、 PLL がロックされるまで gtrxreset シーケンスは完了しません。

SDI アプリケーションの GTH PLL の使用例このセクションでは、PLL および SDI アプリケーションで使用するトランシーバーの一般的なコンフィギュレーションについていくつか説明します。可能なコンフィギュレーションをすべて網羅しているわけではありませんが、ここに示すコンフィギュレーションは PLL リセットおよびロック信号の適切な接続について十分に説明するものです。

SDI ラッパーには、どのシリアルクロックのソースを QPLL にし、シリアルクロックのソースを CPLLにするかを指定する 3 つのパラメーターがあります。これらの属性によって PLL クロックの配線が制御されるわけではありません。これらは RX および TX シリアルクロック分周器の正しい値を算出する目的にのみ使用され、TX については、 tx_m の現在値に基づいて GTH ラッパーの txsysclksel ポートに駆動する値を算出します。これら 3 つのパラメーターは整数であり、次に示す値を指定する必要があります。

• QPLL が GTH RX のクロックソースの場合、 RX_CLK_QPLL パラメーターを 1 に設定します。CPLL がクロックソースの場合は 0 に設定します。




• SDI ラッパーへの tx_m 入力が Low のとき、 QPLL が GTH TX のクロックソースの場合はTX_CLK0_QPLL パラメーターを 1 に設定します。 tx_m が Low のとき、 CPLL が GTH TX のクロックソースの場合は 0 に設定します。

• SDI ラッパーへの tx_m 入力が High のとき、 QPLL が GTH TX のクロックソースの場合はTX_CLK1_QPLL パラメーターを 1 に設定します。 tx_m が High のとき、 CPLL が GTH TX のクロックソースの場合は 0 に設定します。

3 つのパラメーターはすべて固定です。 SDI ラッパーの tx_m ポートを使用して TX が CPLL と QPLLを動的に切り替えるために、 TX クロックには 2 つのパラメーターがあります。 tx_m が Low の場合はTX_CLK0_QPLL を使用し、 tx_m が High の場合は TX_CLK1_QPLL を使用します。 TX が QPLL とCPLL を動的に切り替えないアプリケーションでは、 QPLL が常に TX シリアルクロックソースのときは TX_CLK0_QPLL および TX_CLK1_QPLL を 1 に設定し、 CPLL が常に TX シリアルクロックソースのときは 0 に設定します。

使用モデル 1 : クワッド内で 1 つのトランシーバーがアクティブで、 RX のクロックソースが QPLL であり、 TX のクロックソースが QPLL と CPLL の両方の場合図 4 に示すこの使用モデルでは、クワッド内にあるトランシーバーの 1 つがアクティブであり、 RX シリアルクロックが QPLL によって提供され、GTH TX が QPLL と CPLL を動的に切り替えます。この場合、 SDI ラッパーの RX 部が QPLL リセットを制御し、 TX 部が CPLL リセットを制御します。ただし、 gttxreset サイクルが完了する前に QPLL および CPLL の両方がロックされなければならないため、TX 部はこれら両 PLL のロックステータスを観察する必要があります。次の接続が必要です。

• SDI ラッパーの gth_rxpllreset 出力は、 GTH コモンラッパーの qpllreset ポートに接続します。• SDI ラッパーの gth_txpllreset 出力は、 GTH ラッパーの cpllreset ポートに接続します。• SDI ラッパーの gth_rxplllock 入力は、 GTH コモンラッパーの qplllock 出力に接続します。• SDI ラッパーの gth_txplllock 入力は、GTH コモンラッパーの qplllock 出力および GTH ラッパー

の cplllock 出力のロジック OR で駆動します。• QPLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの rx_refclk_stable 入力

を High にアサートします。• CPLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの tx_refclk_stable 入力

を High にアサートします。• SDI ラッパーの RX_CLK_QPLL パラメーターは 1 に設定します。• SDI ラッパーの tx_m 入力ポートは、 GTH ラッパーの txsysclksel ポートに接続しなければならな

い SDI ラッパーの gth_txsysclksel 出力を制御することで、 TX シリアルクロックソースの動的切り替えを制御します。

• SDI ラッパーの TX_CLK0_QPLL と TX_CLK1_QPLL パラメーターは、 tx_m ポートを使用してQPLL または CPLL をどのように選択するかによって適切に設定する必要があります。通常、TX_CLK0_QPLL は 1 に設定し、TX_CLK1_QPLL は 0 に設定します。これにより、 tx_m が Lowの場合は QPLL を TX シリアルクロックソースとして選択し、tx_m が High の場合は CPLL を選択するように tx_m が設定されます。

• 基準クロックに対する変更や割り込みが発生したため QPLL をリセットする必要がある場合は、SDI ラッパーの rx_gth_full_reset 入力をアサートして QPLL と GTH RX の両方をリセットします。また、 SDI ラッパーの tx_gth_reset 入力もアサートして CPLL をリセットせずに GTH TX をリセットします。

• 基準クロックに対する変更や割り込みが発生したため CPLL をリセットする必要がある場合は、SDI ラッパーの tx_gth_full_reset 入力をアサートして CPLL と GTH RX の両方をリセットします。




使用モデル 2 : クワッド内で 1 つのトランシーバーがアクティブで、 RX のクロックソースが QPLL であり、 TX のクロックソースが CPLL の場合図 5 に示すこの使用モデルでは、クワッド内にあるトランシーバーの 1 つがアクティブであり、 GTHRX のクロックが QPLL によって供給され、 GTH TX のクロックが CPLL によって供給されています。次の接続が必要です。

• SDI ラッパーの gth_rxpllreset 出力は、 GTH コモンラッパーの qpllreset ポートに接続します。• SDI ラッパーの gth_txpllreset 出力は、 GTH ラッパーの cpllreset ポートに接続します。• SDI ラッパーの gth_rxplllock 入力は、 GTH コモンラッパーの qplllock 出力で駆動します。• SDI ラッパーの gth_txplllock 入力は、 GTH ラッパーの cplllock 出力で駆動します。• QPLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの rx_refclk_stable 入力

を High にアサートします。• CPLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの tx_refclk_stable 入力

を High にアサートします。• 各 GTH ラッパーの txsysclksel 入力ポートは、 CPLL を TX シリアルクロックソースとして永久

的に選択するよう 2’b00 値で駆動します。 SDI ラッパーの txsysclksel 出力ポートは未接続にします。

• SDI ラッパーの RX_CLK_QPLL パラメーターは 1 に設定します。• SDI ラッパーの TX_CLK0_QPLL および TX_CLK1_QPLL パラメーターは 0 に設定します。• SDI ラッパーの tx_m 入力ポートは使用されず、 Low に駆動します。• 基準クロックに対する変更や割り込みが発生したため QPLL をリセットする必要がある場合は、

SDI ラッパーの rx_gth_full_reset 入力をアサートして QPLL と GTH RX の両方をリセットします。


図 4 : PLL の使用モデル 1




• 基準クロックに対する変更や割り込みが発生したため CPLL をリセットする必要がある場合は、SDI ラッパーの tx_gth_full_reset 入力をアサートして CPLL と GTH RX の両方をリセットします。

使用モデル 3 : クワッド内で複数のトランシーバーがアクティブで、すべての RX のクロックソースが QPLL であり、各 TX のクロックソースを QPLL と CPLL 間で動的に切り替える場合

図 6 に示すこの使用モデルでは、クワッド内で複数のトランシーバーがアクティブです。すべての GTHレシーバーのクロックが QPLL によって供給されます。すべての GTH トランスミッターが、 QPLL と自身の CPLL を個別に切り替え可能です。全 CPLL が同じ基準クロックを使用します。このモデルは、図 3 に示す標準使用モデルに準じます。この使用モデルでは、 SDI ラッパーが QPLL マスターとして選択され、 GTH コモンラッパーのgth_qpllreset ポートを制御します。その他の SDI ラッパーは QPLL リセットを制御しませんが、QPLLがロックされるまで GTH トランシーバーのリセットシーケンスが処理されないよう GTH コモンラッパーの qplllock 出力を監視します。次の接続が必要です。

• QPLL マスターとして指定されている SDI ラッパーの gth_rxpllreset 出力は、 GTH コモンラッパーの qpllreset ポートに接続します。クワッドにあるその他の SDI ラッパーの gth_rxpllreset 出力は未接続にします。

• 各 SDI ラッパーの gth_txpllreset 出力は、関連する GTH ラッパーの cpllreset ポートに接続します。 • 全 SDI ラッパーの gth_rxpllock 入力は、 GTH コモンラッパーの qplllock 出力で駆動します。• 各 SDI ラッパーの gth_txplllock 入力は、 GTH コモンラッパーの qplllock 出力と関連する GTH

ラッパーの cplllock 出力のロジック OR で駆動します。• QPLL への基準クロックソースが安定している場合にのみ、 QPLL マスター SDI ラッパーの

rx_refclk_stable 入力は High にアサートします。その他の SDI ラッパーの rx_reflk_stable 入力は永久的に High に接続します。






• 各 SDI ラッパーの tx_refclk_stable 入力は、CPLL 基準クロックソースが安定している場合にのみHigh にアサートします。

• 全 SDI ラッパーの RX_CLK_QPLL パラメーターは 1 に設定します。• 各 SDI ラッパーの tx_m 入力ポートは、関連する GTH ラッパーの txsysclksel ポートに接続しなけ

ればならない SDI ラッパーの gth_txsysclksel 出力を制御することで、関連する GTH トランシーバーにある TX シリアルクロックソースの動的切り替えを制御します。

• 各 SDI ラッパーの TX_CLK0_QPLL と TX_CLK1_QPLL パラメーターは、 tx_m ポートを使用して QPLL または CPLL をどのように選択するかによって適切に設定する必要があります。通常、TX_CLK0_QPLL は 1 に設定し、TX_CLK1_QPLL は 0 に設定します。これにより、 tx_m が Lowの場合は QPLL を TX シリアルクロックソースとして選択し、tx_m が High の場合は CPLL を選択するように tx_m が設定されます。

• 基準クロックに対する変更や割り込みが発生したため QPLL をリセットする必要がある場合は、すべての SDI ラッパーの rx_gth_full_reset 入力をアサートします。 QPLL マスターの SDI ラッパーは QPLL をリセットし、すべての GTH RX ユニットがリセットされます。 GTH TX ユニットをリセットするために、すべての SDI ラッパーの tx_gth_reset 入力もアサートします。

• CPLL 基準クロックソースに対して変更または割り込みが発生した場合、すべての SDI ラッパーの tx_gth_full_reset ポートをアサートしてその基準クロックを使用するすべての CPLL をリセットします。




使用モデル 4 : 1 つのクワッドで複数のトランシーバーがアクティブで、すべての RX が QPLL を使用し、すべての TX が自身の CPLL を使用する場合図 7 に示すこの使用モデルでは、クワッド内で複数のトランシーバーがアクティブです。すべてのレシーバーのクロックが QPLL によって供給されます。各トランスミッターのクロックはそのトランスミッターに関連する CPLL によってのみ供給されます。各 CPLL にはそれぞれの基準クロックソースがあります。

この使用モデルは、クワッド内の複数のトランシーバーがアクティブで、いずれも SDI インターフェイスを実装している一般的な例です。クワッド内のアクティブな GTH RX ユニットはすべて同じ QPLLからのシリアルクロックを使用します。 GTH TX ユニットはすべて、それらに関連する CPLL からのシリアルクロックを使用します。






この使用モデルでは、 SDI ラッパーが QPLL マスターとして指定され、 GTH コモンラッパーのgth_qpllreset ポートを制御します。その他の SDI ラッパーは QPLL リセットを制御しませんが、 GTHコモンラッパーの QPLL ロック出力を監視します。次の接続が必要です。

• QPLL マスターの SDI ラッパーの gth_rxpllreset 出力は、 GTH コモンラッパーの qpllreset ポートに接続します。その他の SDI ラッパーの gth_rxpllreset 出力は未接続にします。

• 各 SDI ラッパーの gth_txpllreset 出力は、関連する GTH ラッパーの cpllreset ポートに接続します。• あらゆる SDI ラッパーの gth_rxplllock 入力は、 GTH コモンラッパーの qplllock 出力で駆動しま

す。

• 各 SDI ラッパーの gth_txplllock 入力は、関連する GTH ラッパーの cplllock 出力で駆動します。• QPLL への基準クロックソースが安定している場合にのみ、 QPLL マスター SDI ラッパーの

rx_refclk_stable 入力は High にアサートします。その他の SDI ラッパーの rx_refclk_stable 入力はHigh に接続します。

• 関連するトランシーバー CPLL への基準クロックソースが安定している場合にのみ、各 SDI ラッパーの tx_refclk_stable 入力を High にアサートします。

• 各 GTH ラッパーの txsysclksel ポートは、 CPLL を TX シリアルクロックソースとして永久的に選択するように 2’b00 値に接続します。 SDI ラッパーの txsysclksel 出力ポートは未接続にします。

• あらゆる SDI ラッパーの RX_CLK_QPLL パラメーターは 1 に設定します。• 各 SDI ラッパーの TX_CLK0_QPLL および TX_CLK1_QPLL パラメーターは 0 に設定します。• 各 SDI ラッパーの tx_m 入力ポートは使用されず、 Low に接続します。• 基準クロックに対する変更や割り込みが発生したため QPLL をリセットする必要がある場合は、各

SDI ラッパーの rx_gth_full_reset 入力をアサートして QPLL とすべての GTH RX の両方をリセットします。

• 基準クロックに対する変更や割り込みが発生したため特定トランシーバーの CPLL をリセットする必要がある場合は、関連する SDI ラッパーの tx_gth_full_reset 入力をアサートして CPLL とGTH RX の両方をリセットします。




使用モデル 5 : CPLL のみを使用図 8 に示すこの使用モデルでは、 –1 スピードグレードデバイスの使用時と同様に CPLL のみをシリアルクロックソースとして使用します。 2 つの GTH トランシーバーがあり、 1 つは SDI RX 用に、もう1 つは SDI TX 用に使用します。 1 つの SDI ラッパーが使用され、両方の GTH トランシーバーに接続されます。

次の接続が必要です。

• SDI ラッパーの gth_rxpllreset 出力は、 RX GTH ラッパーの cpllreset ポートに接続します。






• SDI ラッパーの gth_txpllreset 出力は、 TX GTH ラッパーの cpllreset ポートに接続します。• SDI ラッパーの gth_rxplllock 入力は、 RX GTH ラッパーの cplllock 出力で駆動します。• SDI ラッパーの gth_txplllock 入力は、 TX GTH ラッパーの cplllock 出力で駆動します。• RX GTH ラッパーの CPLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの

rx_refclk_stable 入力を High にアサートします。• TX GTH ラッパーの CPLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの

tx_refclk_stable 入力を High にアサートします。• TX GTH ラッパーの txsysclksel ポートは、CPLL を TX シリアルクロックソースとして永久的に

選択するように 2’b00 値に接続します。 SDI ラッパーの txsysclksel 出力ポートは未接続にします。• SDI ラッパーの RX_CLK_QPLL パラメーターは 0 に設定します。• SDI ラッパーの TX_CLK0_QPLL および TX_CLK1_QPLL パラメーターは 0 に設定します。• 各 SDI ラッパーの tx_m 入力ポートは使用されず、Low に接続します。TX のビットレートを整数

と 1/1.001 間で切り替える唯一の方法が、TX GTH ラッパーにある CPLL への基準クロックの周波数を変更することです。このような基準クロック周波数への変更が発生した場合、 SDI ラッパーのtx_gth_full_reset 入力をアサートして TX GTH ラッパーの CPLL をリセットします。

• 基準クロックに対する変更や割り込みが発生したため RX GTH ラッパーの CPLL をリセットする必要がある場合は、 SDI ラッパーの rx_gth_full_reset 入力をアサートして CPLL と GTH RX をリセットします。

SDI 電気的インターフェイスGTH トランシーバーから /GTH トランシーバーへ送信されるシリアル信号を SDI の電気的規格へ変換するには、外部に SDI ケーブルイコライザーとケーブルドライバーが必要です。外部 SDI ケーブルイコライザーを使用し、シングルエンドの 75Ω SDI 信号を GTH トランシーバーのレシーバー入力信号要件に対応する 50Ω 差動信号へ変換する必要があります。複数のメーカーが、それぞれに適切な SDI ケーブルイコライザーを提供しています。同相電圧が異なるため、これらのケーブルイコライザーの差動出力は通常 AC カップリングを用いて GTH レシーバー入力信号と接続する必要






があります。図 9 に、標準的な SDI ケーブルイコライザーと GTH レシーバーのインターフェイス例を示します。重要 : 外部 SDI ケーブルイコライザーの出力と GTH RX のシリアル入力間の AC カップリングキャパシタの電気容量値は、 SDI パソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0µF 以上の AC カップリングキャパシタが必要で、 4.7µF のキャパシタを推奨します。GTH RX の差動入力には、ビルトインの差動終端があります。『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) [参照 1] で説明しているとおり、SDI アプリケーションの GTH RX入力の RX 終端使用モードは 3 が推奨されています。 SDI アプリケーションの場合、 GTH の内部プログラム可能な終端電圧は 800mV に設定します。

同様に、 GTH トランスミッターの差動シリアル出力は、 SDI ケーブルドライバーの入力へ接続し、通常は AC カップリングを用いて接続します (図 10 を参照)。ケーブルドライバーは、電気的特性が SDI仕様を満たすように、 GTH トランスミッターからの差動信号をシングルエンド信号へ変換します。通常、SDI ケーブルドライバーには、スルーレートを設定するためのスルーレート制御入力があります。SD-SDI のスルーレート要件は、 HD-SDI および 3G-SDI のスルーレート要件とは大きく異なります。SDI ケーブルドライバーのスルーレート制御入力は一般的に FPGA で制御されます。このアプリケーションノートで提供する制御モジュールでは、外部の SDI ケーブルドライバーで使用するためのスルーレート制御入力を生成します。重要 : GTH TX シリアル出力と外部 SDI ケーブルドライバーの入力間の AC カップリングキャパシタの電気容量値は、 SDI パソロジカル信号を減衰させることなく渡すのに十分な大きさが必要です。少なくとも 1.0µF 以上の AC カップリングキャパシタが必要で、 4.7µF のキャパシタを推奨します。

SD-SDI の考察SD-SDI の受信270Mb/s ビットレートの SD-SDI は、 GTH RX でサポートされている最低ラインレート未満になります。 270Mb/s の SD-SDI を受信するには、 GTH RX を非同期オーバーサンプラーとして使用し、ビットトランザクションが行われる場所を問わずに 270Mb/s の 11 倍 (2.97 ギガサンプル/秒) で SD-SDI


図 9 : SDI ケーブルイコライザーと GTH レシーバー入力のインターフェイス


図 10 : SDI ケーブルドライバーと GTH トランスミッター出力のインターフェイス




ビットストリームをサンプリングします。 GTH RX のクロックデータリカバリ (CDR) ユニットがGTH トランシーバーの rxcdrhold 入力ポートを High にアサートし、基準クロックにロックします。これにより、CDR が低速な SD-SDI 信号にロックすることを防ぎ、SD-SDI 信号のオーバーサンプリングをより一定して実行できます。

SD-SDI 信号を受信する場合は、低消費電力モード (LMP) イコライザーの自動適応機能を無効にする必要があります。低速ビットレートにおいてランレングスが長くなると、 LPM イコライザーの自動適応機能にエラーが発生します。LPM 自動適応機能を無効にするには GTHE2_CHANNEL プリミティブのRXOSOVRDEN、 RXLPMHFOVRDEN、および RXLPMLFKLOVRDEN ポートを High にアサートします。 7 Series FPGAs Transceivers Wizard バージョン 3.0 では、これら 3 つのポートは通常 GTHラッパーに存在せず、 GTH ラッパー内部で永久的に Low に接続されるため、手動で変更する必要があります。最も簡単な方法は、 GTH ラッパーの rxcdrhold_in ポートを GTHE2_CHANNEL プリミティブのこれらのポートに接続することです。レシーバーが SD-SDI モードのときは rxcdrhold_in ポートがSDI 制御ロジックによって High に駆動されるため、このように接続された 3 つのポートは SD-SDIモードで High に駆動されます。FPGA のプログラマブルロジックに実装されたデータリカバリユニット (DRU) は、 GTH RX でオーバーサンプルされた SD-SDI データを解析し、各ビットの最も可能性が高い値を決定して回復データを出力します。この DRU は SDI コアの一部ではなく、アプリケーションノートの SDI 制御モジュールの一部として提供されています。

このアプリケーションノートで提供する DRU は、『高速シリアル I/O 向けに動的にプログラム可能なDRU』 (XAPP875) [参照 2] で説明している DRU です。提供される DRU は、11 倍のオーバーサンプリングデータから 270Mb/s SD-SDI ビットストリームを回復するよう最適化されたものです。 XAPP875で説明されている汎用 DRU は、さまざまなオーバーサンプリング係数を使用してデータを回復でき、SDI コア用に最適化されたこのバージョンよりも大規模で、多くの FPGA リソースを使用します。 SMPTE ST 259 (SD-SDI 規格) では、 270Mb/s 以外のビットレートも定められています。ほとんどのSDI インターフェイスでは 270Mb/s の SD-SDI ビットレートのサポートで十分であるため、このアプリケーションノートで提供する最適化された DRU は、 270Mb/s のみをサポートします。その他のSD-SDI ビットレートをサポートする必要があるアプリケーションでは、この DRU を XAPP875 の汎用 DRU に置き換えることができます。汎用 DRU は分数のオーバーサンプリング係数をサポートしているため、追加の RX 基準クロック周波数を使用しなくても 270Mb/s 以外の SD-SDI ビットレートを受信できます。 SMPTE ST 344 で指定されている 540Mb/s の SD-SDI ビットレートは、 GTH トランシーバーでサポートされるラインレート範囲内であるため、GTH RX でこれを受信する目的で DRU を使用する必要はありません。ただし、 DRU を使用せずに 540Mb/s ビットレートを受信するには、その他の SDI ビットレートで使用されているものとは異なる基準クロック周波数が必要です。このため、XAPP875 の DRU を使用して 5.5 倍のオーバーサンプリングで 540Mb/s の ST344 を受信した方が、標準の SDI 基準クロック周波数を使用できるので、より簡単な方法といえます。また、その他の SD-SDI ビットレートを受信する場合は、レシーバーがロックするまですべての SDIビットレートを順に検索することで SDI RX のロックを制御する、SDI RX レート検出機能を変更する必要もあります。レート検出アルゴリズムは、 SMPTE SDI コアと共に提供されるtriple_sdi_rx_autorate.v ファイルに実装されています。ザイリンクスでは、その他の SD-SDIビットレートをサポートする同等のモジュールを提供していません。DRU はリカバリクロックを提供しません。また、 GTH RX の CDR ユニットは、その基準クロックにロックされているため、 SD-SDI モードでは rxoutclk は入力されるビットレートにロックされません。DRU は、出力で 10 ビットデータワードが有効であることを示すデータストローブ信号を生成します。SDI コアは、このデータストローブ信号を使用してクロックイネーブルを生成します。これは 27MHzレートでアサートされ、 GTH からの rxoutclk クロックに対して通常 5/6/5/6 のクロックサイクルリズムでアサートされます。SDI ラッパーからの rx_ce_sd 信号は、DRU のデータストローブ信号で生成されるため、同じリズムとなります。 DRU データストローブと rx_ce_sd 信号は、通常の 5/6/5/6 リズムから外れる場合があります。これは、実際の SD-SDI ビットレートと、 GTH RX が使用する PLL へ供給されるローカル基準クロックの周波数の間に発生したずれを DRU が補正するために生じるものです。

図 11 に、 27MHz rx_ce_sd 信号を示したオシロスコープのスクリーンショットを示します。画面中央の rx_ce_sd の立ち上が

Virtex-7 GTH トランシーバーを使用した ਠSMPTE SDI ......Virtex-7 GTH トランシーバーを使用して SDI インターフェイスを実現XAPP1187 (v1.0) 2014 年

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