HPCIn - Greco - Petrobras
Curso SystemVerilogAula 3 Joo Paulo Fernandes Barbosa [email protected]
Roteiro Tipos Enumerados. Maquinas de Estados. Diretivas do Compilador. Iteraes: For e While Trabalhando com Funes Exemplo: Mquina Detectora de Sequncias. Prtica: Sinal de Trnsito. Prtica: Soluo.
2
Tipo Enumerados O programador SystemVerilog tem a possibilidade
de criar novos tipos enumerados. Para tanto, deve usar o modelo abaixo. enum logic [tamanho-1: 0] {estado_0, estado_1, ... } estado; O comando acima define uma enumerao onde o estado
poder assumir qualquer valor entre os declarados entre chaves. Os parmetros entre colchetes define nmero de bits necessrios para representar o conjunto de estados.
3
Tipo Enumerados Outra forma de declarar tipos enumerados
mostrada abaixo. enum {estado_0,estado_1, ... } estados; Neste caso a definio simplificada porm a ferramenta de
sntese usa um tamanho padro para representar o conjunto de estados. Possivelmente sero usados vetores de 32 bits para representar o conjunto de estados. Isso poder gerar grande disperdcio de componentes.
4
Tipo Enumerados Exemplos de uso:
enum logic [1:0]{busca, decodifica, opera, reset} cont; cont
