Tesis Doctoral Sigma Delta (ΣΔ) Frequency Synthesizer for DVB-SH Jesús Rubén Pulido Medina Dr. Francisco Javier del Pino Suárez Dr. Sunil Lalchand Khemchandani Dr. Antonio Hernández Ballester Las Palmas de Gran Canaria - 28 de Junio de 2013 Directores: 1
This document is posted to help you gain knowledge. Please leave a comment to let me know what you think about it! Share it to your friends and learn new things together.
Transcript
Tesis Doctoral
Sigma Delta (ΣΔ) Frequency Synthesizer for DVB-SH
Jesús Rubén Pulido Medina
Dr. Francisco Javier del Pino SuárezDr. Sunil Lalchand KhemchandaniDr. Antonio Hernández Ballester
Las Palmas de Gran Canaria - 28 de Junio de 2013
Directores:
1
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
2
Introducción
3
Administrador
Stamp
Introducción
4
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
5
Objetivos
• Diseño de un sintetizador fraccional basado en un modulador Sigma Delta para el estándar DVB-SH.
• Dicho sintetizador poseerá una frecuencia de referencia de 40 MHz.
N + N∆
•La tecnología empleada será la suministrada por UMC 90nm.
N∆
6
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
7
Estándar DVB-SH
8
Estándar DVB-SH
S-Band
9
Receptor para DVB-SH
10
Sintetizador Sigma Delta para DVB-SH
11
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
12
Sintetizador Sigma Delta para DVB-SH
13
Especificaciones DVB-SH
Rango de frecuencias a
generar 2.17 a 2.2 GHz
Ruido de Fase
100 KHz -83 dBc/Hz
1 MHz -95 dBc/Hz
10 MHz -101 dBc/Hz
14
Administrador
Stamp
Arquitectura del VCO
BUFFER Vout+
Vtune
Zin
BUFFER
BUFFER
Vout+
Vout-
M2M1
TANQUE LC
M2M1
15
Arquitectura del VCO
VCC
L/2 L/2
VTUNE
VOUT
VTUNE
CVAR/2 CVAR/2
M2M1
M3 M4
Gm
io1 io2
id1 id2
V1 V2
M3 M4
MTAIL
ifb -ifb
VTAIL
16
Diseño del circuito tanque
VCC
L/2 L/2
VTUNE
VOUT
VTUNE
CVAR/2 CVAR/2
M2M1
M3 M4
Gm
io1 io2
id1 id2
V1 V2
M3 M4
MTAIL
ifb -ifb
VTAIL
17
Diseño final del VCOVCC
L/2 L/2
VOUT
VTUNE
CVAR/2 CVAR/2
M2M1
M6M5M10
VOUT+ VOUT-
C
M3 M4
MTAILM7M8
M9
VOUT+ VOUT-
18
Dimensionado de los componentes del VCO
M1 y M2 multiplicidad=20W=1 µm
L=200 nm
M3 y M4 multiplicidad=30W=8 µm
L=360 nm
Transistores
M5 y M6 multiplicidad=8W=530 nm
L=100 nm
M7 y M8 multiplicidad=8W=530 nm
L=100 nm
M9 multiplicidad=10W=600 nm
L=250 nm
M10 multiplicidad=14W=500 nm
L=100 nmL=100 nm
Tanque
CVAR 3.824 pF
CVAR/2 1.912 pF
L 2.3 nH con Q=14 a 2.2 GHz
L/2 1.15 nH con Q=14 a 2.2 GHz
C 1.364 pF
19
Layout del VCO
20
Zoom del layout del VCO
21
Simulaciones post-layout del VCO
50.0
25.0
75.0
Pha
se N
oise
(dB
c/H
z)
100 101 102 103 104 105 106 107
25.0
0
-25.0
-50.0
-75.0
-100
-125
-150
Pha
se N
oise
(dB
c/H
z)
M1 (1 .0 0 5M Hz,- 11 1 .5 dBc/H z)
Offset de 100 kHz -85 dBc/Hz
Offset de 1 MHz -111.5 dBc/Hz
Offset de 5 MHz -130 dBc/Hz
100 101 102 103 104 105 106 107
Relative Frequency(Hz)
-150
22
Simulaciones post-layout del VCO
DVB-SH Band
2.25
2.2
2.15
Fre
c(G
Hz)
M0(0.748V,2.2GHz)
M1(0.838V,2.17GHz)
0.25 0.5 0.75 1 1.25
Vtune(V)
2.1
Fre
c
500
400
M0(464.2ps)
382 384 386 388 390 time(ns)
400
300
200
100
Vou
t(m
V)
23
Medida del VCO
24
Medida del VCO
FUENTE DE ALIMENTACIÓN
25
Administrador
Stamp
Medida del VCO
26
Medida del VCO
Frecuencia Fundamental
Vtune (V) P (dBm) P corregida (dBm) Frec (MHz)
0 -11,97 -10,87 1833
0,2 -11,92 -10,82 1829
0,4 -12,02 -10,92 1821
0,6 -11,87 -10,77 1803
0,8 -11,85 -10,75 17820,8 -11,85 -10,75 1782
1 -11,94 -10,84 1739
1,2 -11,89 -10,79 1725
27
Medida del VCO
1840
1720
1740
1760
1780
1800
1820
Fre
cuen
cia
(MH
z)
0,0 0,2 0,4 0,6 0,8 1,0 1,2
1720
Vtune (V)
28
Medida del VCO
Simulación Medida
Frecuencia de Oscilación 2,24-1,95 GHz 1,83-1,72 GHz
Potencia de salida -10,19 dBm -10,87 dBmPotencia de salida -10,19 dBm -10,87 dBm
• M7, M3, M4 Y M6 reseteanlos nodos de salida a VDD.
• Una salida estará a VDD y la otra a 0 según la tensión del par diferencial de entrada
M5CLK
par diferencial de entrada
64
Unión de Preamplificador + Latch-Comparator
65
Simulación de los moduladores ΣΔ
INTEGRADORES FILTRO BIQUAD
SNR=18dB
Potencia disipada=1,84mW
SNR=21dB
Potencia disipada=636uW
66
Layout del modulador ΣΔ
67
Layout del modulador ΣΔ
SNR=18dB
68
Medida del modulador ΣΔ
69
Medida del modulador ΣΔ
70
Administrador
Stamp
Medida del modulador ΣΔ
71
Medida del modulador ΣΔ
Simulación Medida
SNR 18 dB 14 dB
Consumo de
potencia636 µW 728 µW
72
Problemas de estabilidad
INTEGRADORES LIMITADOS
40
102
103
104
105
106
107
-160
-140
-120
-100
-80
-60
-40
-20
0
20
Frecuencia
Mag
nitu
d(dB
)
SNR=18.222663
Aparecen los mismos armónicos que en las simulaciones a nivel de circuitos
73
Escalado de los coeficientes
• El método seguido para calcular los coeficientes, fija todas las ganancias de los integradores a 1 y no tiene en cuenta el nivel de la señal de salida de cada integrador.
• Debe emplearse un método de escalado de estos coeficientes de forma que no se saturen los circuitos de • Debe emplearse un método de escalado de estos coeficientes de forma que no se saturen los circuitos de nuestro modulador y, además, preservar la NTF.
74
Escalado de los coeficientes
1. Poner el valor inicial para todos los factores de escalado a 1,
f1=f2=….fn=1.
2. Simular el modulador Sigma-Delta con los factores de escalado
fijados a 1.
3. El factor de escalado, fi, correspondiente a la simulación ith se calcula
siguiendo la siguiente expresión:
r)_integrado_imax(salidaf
th
=
4. Repetir los pasos 2 y 3 hasta que i sea igual al orden del modulador.
rador_del_integ_de_salida_excursióndeseada_i
r)_integrado_imax(salidaf
thi =
75
Escalado de los coeficientes
a1 a2 c1 c2
1 0.563 0.375 0.62
76
Escalado de los coeficientes
Los armónicos prácticamente han desaparecido
SNR=42 dB
77
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
78
Sintetizador Sigma Delta para DVB-SH
79
Comparador Fase Frecuencia
Estado D U
00 0 0
01 0 1
10 1 0
80
Bomba de Carga
UP DOWN Descripción
1 0IB inyecta corriente en CL
aumentando Vo
0 1IB extrae corriente CL r
educiendo Vo
0 0Ambos interruptores están
0 0apagados y Vo no varía
81
Zona Muerta
82
Comparador Fase Frecuencia y Bomba de Carga
VDD
UP
NM5
PM3
ICP
NM4
PM4
DOWN
83
Comparador Fase Frecuencia y Bomba de Carga
84
Administrador
Stamp
Solución a la zona muerta
85
Layout del PFD + Bomba de Carga
86
Layout del PFD + Bomba de Carga
87
Administrador
Stamp
Layout del PFD + Bomba de Carga
88
Administrador
Stamp
Administrador
Stamp
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
89
Sintetizador Sigma Delta para DVB-SH
90
Filtro de Bucle
R2
Rango de
frecuencias2,17 a 2,2 GHz
Espaciado de1.7,5,6,7,8 MHz
R1
C1
C2
C3
canales1.7,5,6,7,8 MHz
Salto máximo de
frecuencias (fstep)30 MHz
Tiempo de
establecimiento (ts)500 µµµµseg
Precisión después
del tiempo de establecimiento
(fa)
1000 Hz
Sensibilidad
del VCO (Kvco)333 MHz/V
del VCO (Kvco)
Corriente del bombeo
de carga (Icp)800 µµµµA
91
Filtro de Bucle
600 ΩΩΩΩ
200 ΩΩΩΩ
23.7 nF
237 nF
3.95 nF
92
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
93
Simulación del Sistema
Simulación de la respuesta de bucle.
Simulación del ruido de fase.
Simulación de la respuesta transitoria.
94
Simulación de la respuesta de bucle
95
Administrador
Stamp
Simulación de la respuesta de bucle
Valores del Filtro de Bucle
Optimizados
Clpf1 15.4 nF
Rlpf1 285 Ω
Clpf2 212 nF
Rlpf2 720 Ω
Clpf3 2.9 nFClpf3 2.9 nF
96
Administrador
Stamp
Simulación del Sistema
Simulación de la respuesta de bucle.
Simulación del ruido de fase.
Simulación de la respuesta transitoria.
97
Simulación del ruido de fase
Contribución al ruido del Filtro de Bucle.
Contribución al ruido del Comparador de Fase y la Bomba de Carga.
Contribución al ruido del VCO.
Contribución de ruido del Divisor. Contribución de ruido del Divisor.
Contribución de ruido de la señal de referencia.
98
Contribución al ruido del Filtro de Bucle.
600 ΩΩΩΩ
200 ΩΩΩΩ
23.7 nF
237 nF
3.95 nF
Determinado por el valor de los componentes resistivos del filtro.
99
Contribución al ruido del Comparador de Fase y la Bomba de Carga.
PFD_INoise 1.775 fA/Hz
Id 800 µA
100
Administrador
Stamp
Contribución al ruido del VCO
50.0
25.0
0
75.0
Pha
se N
oise
(dB
c/H
z)
100 101 102 103 104 105 106 107
Relative Frequency(Hz)
-25.0
-50.0
-75.0
-100
-125
-150
Pha
se N
oise
(dB
c/H
z)
M1 (1 .0 0 5M Hz,- 11 1 .5 dBc/H z)
101
Contribución al ruido del Divisor
Ruido Potencia (dBm) Frecuencia
Noise Floor -165 -
-10 db/dec -160 1 KHz
-20 dB/dec -1000 100 Hz
102
Contribución al ruido de la señal de referencia
Ruido Potencia (dBm) Frecuencia
Noise Floor -165 -
Ruido Potencia (dBm) Frecuencia
Noise Floor -165 -
-10 db/dec -160 100 KHz
-10 db/dec -160 1 KHz
-20 dB/dec -1000 100 Hz
-10 db/dec -160 100 KHz
-20 dB/dec -150 1 KHz
-30 db/dec -140 10 Hz
-40 dB/dec -1000 1
103
Simulación del ruido de fase
104
Simulación del ruido de fase
105
Simulación del ruido de fase
106
Simulación del ruido de fase
Frecuencia Ruido de fase total Especificaciones DVB-SH
1 KHz -108 dBc/Hz -69 dBc/Hz
10 KHz -102 dBc/Hz -74 dBc/Hz
100 KHz -90 dBc/Hz -83 dBc/Hz
1 MHz -112 dBc/Hz -95 dBc/Hz
10 MHz -120 dBc/Hz -101 dBc/Hz
107
Simulación del Sistema
Simulación de la respuesta de bucle.
Simulación del ruido de fase.
Simulación de la respuesta transitoria.
108
Simulación de la respuesta transistoria
N +
N∆
N∆
N∆
109
Simulación de la respuesta transistoria
110
Administrador
Stamp
Administrador
Stamp
Simulación de la respuesta transistoria
111
Administrador
Stamp
• Estructura de la Tesis
Introducción
Objetivos
Estándar DVB -SH
Bloque 1
Estándar DVB -SH
El Oscilador Controlado por Tensión (VCO)
Divisor Rápido y Divisor programable
Modulador Sigma Delta
Comparador Fase Frecuencia y Bomba de Carga
Bloque 2
Filtro de Bucle
Simulación del Sistema
ConclusionesBloque 3
112
Conclusiones
• Desarrollo de un Sintetizador Fraccional basado en un modulador Sigma
Delta para redes inalámbricas según el estándar DVB-SH.
• Diseñado utilizando una tecnología CMOS suministrada por UMC 90 nm.
• Primer sintetizador que cumple con todos los requisitos de canalización
especificados por DVB-SH.
• Aportaciones a la comunidad científica internacional.
113
Contribuciones a Congresos y Revistas
• Jonás Pérez, Nestor Barrera, Roberto Díaz, Rubén Pulido, Javier del Pino,
Sunil L. Khemchandani, Antonio Hernández, “A SiGe Front-End for a
Portable DVB-H Receiver”, XXII Design of Circuits and Integrated SystemsPortable DVB-H Receiver”, XXII Design of Circuits and Integrated Systems
Conference, Sevilla 2007.
• J. Arias, R. Pulido, H. Garcia, S.L. Khemchandani, J. del Pino, A. Hernandez,
“A DVB-H RF-VGA Based On Current Conveyors”, XXIV Design of Circuits
and Integrated Systems Conference, Zaragoza 2009.
• R. Pulido. E. Ortega, D. Ramos, S. L. Khemchandani, J. del Pino, “A Low
Power LC-VCO and a Fast Divider for DVB-SH Applications”, XXVII
Conference on Design of Circuits and Integrated Systems, Avignon, Francia
2012.
114
Contribuciones a Congresos y Revistas
• G. Perez, S.L. Khemchandani, R. Diaz, R. Pulido, D. Ramos, J. del Pino, “A
Multiband LNA with Switched Loads and Wideband Input Impedance
Matching”, XXIV Design of Circuits and Integrated Systems Conference,Matching”, XXIV Design of Circuits and Integrated Systems Conference,
Zaragoza 2009.
• H. Garcia-Vazquez, S. L. Khemchandani, R. Pulido, A. Goñi-Iturri and J. del
Pino, “A Wideband Active Feedback LNA with a Modified 3D Inductor”
Microwave and Optical Technology Letters, vol. 52, pp. 1561-1567, 2010.
• R. Pulido Medina, E. Ortega García , S. L. Khemchandani, J. del Pino, “An
LC-VCO with Current Feedback and a Fast Divider for DVB-SH
Applications”, enviado a la revista Microwave and Optical Technology Letters
pendiente de aceptación.
115
Contribuciones a Revistas
• Resolución del problema matemático B-1055 propuesto por G. C. Greubel
(Newport News, VA) en la revista “The Fibonacci Quaterly”, sección
“Diaphontine Equation But Fibonacci Solutions”, Agosto 2010.“Diaphontine Equation But Fibonacci Solutions”, Agosto 2010.
• S. L. Khemchandani, D. Ramos, H. García, R. Pulido, and J. Pino, “A Low
Voltage Folded Cascode LNA for Ultra-Wideband Applications” Microwave
and Optical Technology Letters, Vol. 52, No. 11, Noviembre 2010.
• J. del Pino, Sunil L. Khemchandani, Roberto Díaz-Ortega, Rubén Pulido-• J. del Pino, Sunil L. Khemchandani, Roberto Díaz-Ortega, Rubén Pulido-
Medina and Hugo García-Vázquez, "On-Chip Inductors Optimization For
Ultra Wide Band Low Noise Amplifiers", Journal of Circuits, Systems and