C IRCUITOS MSI Circuitos Digitales EC1723 Universidad Simón Bolívar Departamento de Electrónica y Circuitos Prof. Juan. C. Regidor Universidad Simón Bolívar Decodificadores Un decodificador N:2 N es un circuito combinatorio con N entradas y 2 N salidas. Cada salida “se activa” cuando las entradas, interpretadas como un número binario de N bits, coinciden con su número de orden. La tabla de verdad de un decodificador 2:4 con salidas activas en nivel alto es: Las salidas son los mintérminos de una función de N variables! 2 A1 A0 S0 S1 S2 S3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 Universidad Simón Bolívar Decodificadores 3 A1 A0 S0 S1 S2 S3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 A1 A0 S0 S1 S2 S3 2:4 A 1 A 0 S 0 S 1 S 2 S 3 Universidad Simón Bolívar Decodificadores Su uso principal es para la selección de memorias o dispositivos que deben activarse en base a un código binario (“dirección”). Pueden usarse también para implementar funciones de forma rápida. Un decodificador puede tener una o más entradas de “habilitación” que fuerzan las salidas al estado inactivo, sin importar el valor de las entradas A k . 4
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Transcript
CIRCUITOS MSI
Circuitos Digitales EC1723
Universidad Simón BolívarDepartamento de Electrónica y Circuitos
Prof. Juan. C. RegidorUniversidad Simón Bolívar
Decodificadores
Un decodificador N:2N es un circuito combinatorio con N entradas y 2N salidas. Cada salida “se activa” cuando las entradas, interpretadas como un número binario de N bits, coinciden con su número de orden.
La tabla de verdad de un decodificador 2:4 con salidas activas en nivel alto es:
Las salidas son los mintérminosde una función de N variables!
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A1 A0 S0 S1 S2 S3
0 0 1 0 0 0
0 1 0 1 0 0
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Universidad Simón Bolívar
Decodificadores
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Universidad Simón Bolívar
Decodificadores
Su uso principal es para la selección de memorias o dispositivos que deben activarse en base a un código binario (“dirección”).
Pueden usarse también para implementar funciones de forma rápida.
Un decodificador puede tener una o más entradas de “habilitación” que fuerzan las salidas al estado inactivo, sin importar el valor de las entradas Ak.
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Universidad Simón Bolívar
Decodificador 74139
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G
Universidad Simón Bolívar
Decodificador 74139
Con salidas activas en nivel bajo, las salidas de este decodificador son los maxtérminos de una función de 2 variables.
Por De Morgan, podemos representar el circuito:
64
BA Y0
Y1
Y2
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G
BA
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Y1
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G
Universidad Simón Bolívar
Implementación de funciones con decodificadores
Sumador completo:
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X Y Cin Cout S
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Universidad Simón Bolívar
Decodificadores
Construcción de un decodificador 4:16 con decodificadores 2:4
8
2:4A1
A0
S0
S1
S2
S3G
2:4A1
A0
S0
S1
S2
S3G
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A0
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A1 A
0
A2
A3
Universidad Simón Bolívar
Multiplexores
Un multiplexor o selector de datos 2N:1 es un circuito combinatorio con 2N entradas de datos, N entradas de control y una salida. La salida toma el valor de la entrada cuyo número de orden coincida con el número binario dado por las entradas de control.
La tabla de verdad de un selector 2:1 es:
C: entrada de controlA1, A0: entradas de datos
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C A1 A0 S
0 X 0 0
0 X 1 1
1 0 X 0
1 1 X 1Universidad Simón Bolívar
Multiplexores
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C1 C0 S
0 0 D0
0 1 D1
1 0 D2
1 1 D3
C1
C0
D3
D2
D1
D0
S
4:1
D1
D2
D3
D0
S
C1
C0
Universidad Simón Bolívar
Multiplexores
Los multiplexores se emplean en aplicaciones en las que es necesario seleccionar un dato de entre varias fuentes para su transmisión (la palabra es tomada de los sistemas telefónicos).
Se pueden usar también en la implementación de funciones lógicas, aplicando el teorema de expansión de Shannon.
11
x
F(1, y, z)
F(0, y, z)
F(x, y, z)2:1
D1
D0S
A
F(0, y, z)
F(1, y, z)F(x, y, z)
x
Universidad Simón Bolívar
Multiplexor 74151
12
Universidad Simón Bolívar
Multiplexor 74157
13 Universidad Simón Bolívar
Multiplexor 32:1
14
Universidad Simón Bolívar
Implementación de funciones con multiplexores (1)
Colocando en las entradas del selector los valores correspondientes de la tabla de verdad:
15
C B A F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 X
Universidad Simón Bolívar
Implementación de funciones con multiplexores (2)
Se puede reducir el tamaño del mux usando una de las variables en las entradas de datos:
16
C B A F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 X
B A F
0 0 C
0 1 C’
1 0 C
1 1 1
4:1
D1
D2
D3
D0
S
B A
C
C
C'
1
F
A F
0 C
1 C’
2:1
D1
D0
S
A
C
C'
F
Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’
Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’
Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’
Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’
Universidad Simón Bolívar
Implementación de funciones con multiplexores (3)
Para funciones con más variables, se pueden usar funciones de algunas de ellas como entradas del mux, y se pueden implementar estas funciones con otros mux.ƒ(a,b,c,d,e) = !(0, 1, 5, 7, 9, 12, 13, 14, 17, 18, 21, 23, 24, 25, 28, 30)
17
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’Universidad Simón Bolívar
Suponiendo que sólo se dispone de un mux 8:1, tres mux 4:1, y negadores:
Implementación de funciones con multiplexores (4)
18
a b c ƒ
0 0 0 d’
0 0 1 e
0 1 0 d’·e
0 1 1 d’+e’
1 0 0 d!e
1 0 1 e
1 1 0 d’
1 1 1 e’
Universidad Simón Bolívar
Comparadores
Comparador de magnitud de 4 bits 7485.
19
1 2 3 4 5 6 7
14 13 12 11 10 9 8
1Y 2A 2B 2C 2D 2Y GND
VCC 1C 1B 1F 1E 1D 1Y
1 2 3 4 5 6 7 8
14 13 12 11 10 9
1Q 1D 2D ENABLE3–4
VCC 3D 4D 4Q
1Q 2Q 2QENABLE
1–2 GND 3Q 3Q
15164Q
Q
Q
D
G
D
G
Q
Q
Q
G
D
Q
D
G
Q
Q
1 2 3 4 5 6 7
14 13 12 11 10 9 8
A E F G H I GND
VCC D C B K J YVCC
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A<BIN
A=BIN
A>BIN
A>BOUT
A=BOUT
A<BOUT
A3 B2 A1 B1 A0
B3DATAINPUT
A<B A=B A>B A>B A=B A<B GND
A3 A1 B1 A0
B3
A2 B0B2
A2
B0
DATA INPUTS
CASCADE INPUTS OUTPUTS
1 2 3 4 5 6 7
14 13 12 11 10 9 8
1CK 1CLR 1K VCC 2CK 2CLR 2J
1J 1Q 1Q GND 2K 2Q 2Q
Q Q
K CK J
Q
J
CLR
Q
K
CLRCK
1 2 3 4 5 6 7
14 13 12 11 10 9 8
1A 2A 2B 2C 2D 2Y GND
VCC 1B 1D 1C 1Y
MAKE NO EXTERNAL CONNECTION
1 2 3 4 5 6 7
14 13 12 11 10 9 8
1CLR 1D 1CK 1PR 1Q 1Q GND
VCC 2CLR 2D 2CK 2PR 2Q 2Q
CLR
PRD Q
QCK
Q
QDCK
CLR
PR
165
Pin Assignments
73DUAL J-K FLIP-FLOPS WITH CLEAR
See page 260
See page 261
See page 262
See page 264
See page 266
See page 267
51AND-OR-INVERT GATES`51, `S51 DUAL 2-WIDE 2-INPUTpositive logic:Y = AB + CD
74DUAL D-TYPE POSITIVE-EDGE-TRIGGERED FLIP-FLOPSWITH CLEAR AND PRESET
AND-OR-INVERT GATES`LS51 2-WIDE 3-INPUT, 2-WIDE 2-INPUTpositive logic:1Y = (1A 1B 1C) + (1D 1E 1F)2Y = (2A 2B) + (2C 2D)
754-BIT BISTABLE LATCHES
644-2-3-2 INPUT AND-OR INVERT GATESpositive logic:Y = ABCD + EF + GHI + JK
854-BIT MAGNITUDE COMPARATORS
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
VCC f g a b c d e
GNDADRBIN-PUT
RBOUT-PUT
LAMPTEST
CB
f g a b
C LTBI/
RBO RBI D AB
OUTPUTS
c d e
INPUTS INPUTSSee page 258
47BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
267
Logic Diagram (SN74)
PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. See www.ti.com/sc/logic for the most current data sheets.
854-BIT MAGNITUDE COMPARATORS
A = B(3)
A > B(4)
A < B(2)
A2(13)
B2(14)
A1(12)
B1(11)
A0(10)
B0(9)
A = B(6)
A < B(7)
A > B(5)
A3(15)
B3(1)
ELECTRICAL CHARACTERISTICS AND RECOMMENDED OPERATING CONDITIONS
PARAMETER MAX or MIN TTL LS S SN74HC
CD74HC
CD74HCT UNIT
ICC MAX 88 20 115 0.08 0.16 0.16 mAIOH MAX -0.4 -0.4 -1 -4 -4 -4 mAIOL MAX 16 8 20 4 4 4 mA
SWITCHING CHARACTERISTICS
PARAMETER INPUT OUTPUT Nunber ofGate Levels MAX or MIN TTL LS S SN74
HCCD74
HCCD74HCT
A < B, A > B 3 MAX 26 36 16 58 59 56A = B 4 MAX 35 45 18 50 53 60
A < B, A > B 3 MAX 30 30 16.5 58 59 56A = B 4 MAX 30 45 16.5 50 53 60
tPLH A < B, A = B A > B 1 11 22 7.5 44 42 45tPHL A < B, A = B A > B 1 17 17 8.5 44 42 45tPLH A = B A = B 2 20 20 10.5 37 - -tPHL A = B A = B 2 17 26 7.5 37 - -tPLH A > B, A = B A < B 1 11 22 7.5 44 42 45tPHL A > B, A = B A < B 1 17 17 8.5 44 42 45UNIT: ns
MAX
MAX
MAX
tPLH
tPHL
Any A or B datainput
Any A or B datainput
FUNCTION TABLE (SN74)
OUTPUTS
LHA>BA>B
XA<B A<BA=B A=B
COMPARINGINPUTS
A2, B2 A0, B0XX
XA3, B3A3>B3
CASCADINGINPUTS
A2>B2A2<B2A2=B2
X X LA1, B1
XA3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3
A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2
LXX X X LXLHXX X X LXLXX X X LXLHXX X X LLXX X X LLHX X X LLX X X LLHH L L LLL H LLH H LLHL LHX X H L
A1>B1
A0>B0A1<B1
A0<B0A1=B1
A0=B0A1=B1
A0=B0A1=B1
A0=B0A1=B1
A0=B0A1=B1
A0=B0A1=B1A1=B1
LLL
L
LH
H
H
H
H
H
Universidad Simón Bolívar
Comparadores
Las entradas A<B IN, A=B IN y A>B IN permiten conectar varios comparadores en cascada:
20
384 Chapter 5 Combinational Logic Design Practices
DO NOT COPYDO NOT COPYDO NOT COPYDO NOT COPYDO NOT COPYDO NOT COPYDO NOT COPYDO NOT COPYDO NOT COPY
Copyright © 1999 by John F. Wakerly Copying Prohibited
significant bits, as shown in Figure 5-81 for a 12-bit comparator. This is an iter-
ative circuit according to the definition in Section 5.9.2. Each ’85 develops its
cascading outputs roughly according to the following pseudo-logic equations:
The parenthesized subexpressions above are not normal logic expressions, but
indicate an arithmetic comparison that occurs between the A3–A0 and B3–B0
inputs. In other words, AGTBOUT is asserted if A > B or if A = B and AGTBIN
is asserted (if the higher-order bits are equal, we have to look at the lower-order
bits for the answer). We’ll see this kind of expression again when we look at
ABEL comparator design in Section 5.9.5. The arithmetic comparisons can be
expressed using normal logic expressions, for example,
Such expressions must be substituted into the pseudo-logic equations above to
obtain genuine logic equations for the comparator outputs.
Several 8-bit MSI comparators are also available. The simplest of these is
the 74x682, whose logic symbol is shown in Figure 5-82 and whose internal
AGTBOUT = (A > B) + (A = B) ! AGTBIN
AEQBOUT = (A = B) ! AEQBIN
ALTBOUT = (A < B) + (A = B) ! ALTBIN
(A > B) = A3 ! B3"+
(A3 # B3)" ! A2 ! B2" +
(A3 # B3)" ! (A2 # B2)" ! A1 ! B1" +
(A3 # B3)" ! (A2 # B2)" ! (A1 # B1)" ! A0 ! B0"
74x85
ALTBOUT
AEQBOUT
AGTBOUT
AEQBIN
ALTBIN
AGTBIN
A0
B0
A1
B1
A2
B2
A3
B3YD3
YD2
YD1
YD0
XD3
XD2
XD1
XD0
XLTY4
XEQY4
XGTY4
74x85
ALTBOUT
AEQBOUT
AGTBOUT
AEQBIN
ALTBIN
AGTBIN
A0
B0
A1
B1
A2
B2
A3
B3YD7
YD6
YD5
YD4
XD7
XD6
XD5
XD4
XLTY8
XEQY8
XGTY8
74x85
ALTBOUT
AEQBOUT
AGTBOUT
AEQBIN
ALTBIN
AGTBIN
9
12
11
13
14
3
2
4
10
15
1
6
7
9
12
11
13
14
3
2
4
10
15
1
6
7
9
5 5 5
12
11
13
14
3
2
4
10
15
1
6
7
A0
B0
A1
B1
A2
B2
A3
B3YD11
YD10
YD9
YD8
XD11
XD10
XD9
XD8
XLTY
XEQY
XGTY
XD[011]
YD[011]
+5 V
R
Figure 5-81 A 12-bit comparator using 74x85s.
74x682
P0
19P EQ Q
1P GT Q
Q0
P1
Q1
P2
Q2
P3
Q3
P4
Q4
P5
Q5
P6
Q6
P7
Q7
2
3
4
5
6
7
8
9
11
12
13
14
15
16
17
18
Figure 5-82Traditional logic symbol for the 74x682 8-bit comparator.
Universidad Simón Bolívar
Sumadores con generación rápida de acarreo
Sumador 74283 con carry look-ahead.
21
390
Logic Diagram (SN
74)
1112
B4
A4
1514
B3
A3
23
B2
A2
65
B1
A1
C0
7
!1 !2 !3 !4 C4
9101314
: OBSOLETED or NOT RECOM
MEN
DED NEW
DESIGNS
2834-BIT BIN
ARY FULL ADDERS WITH FAST CARRY
!Full-Carry Look-Ahead Across the Four Bits
Universidad Simón Bolívar
Unidad Lógica Aritmética
ULA: Unidad Lógica Aritmética (Arithmetic Logic
Unit, ALU). La ULA es el componente central de un procesador.
ULA de 4 bits 74181. Es posible conectar varias en cascada (posiblemente con un generador de acarreo para aceleración) para procesar más bits.
22
20 19 18 17 16 15 14 13
5 6 7 8 9 10 11 12
B2 A3 B3 G Cn+4 P A = B F3
GNDF2F1F0MCnS0S1
INPUTS OUTPUTS
INPUTS
24 23 22 21
1 2 3 4
VCC A1 B1 A2
S3A0B0 S2
OUTPUTS
F2F1F0MCnS0S1S3A0 S2
B2 A3 B3 G Cn+4 P A = BA1 B1 A2
F3B0
P1 Q1 Q0 CPD CPU Q2 Q3
VCC P0 MR TCD TCU PL P2
1 2 3 4 5 6 7
16 15 14 13 12 11 10
8
9
GND
P3
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
VCC P2 G2 Cn Cn+x Cn+y G
GNDPOUTPUT
P3G3P0G0P1G1
INPUTS OUTPUTS
INPUTS
Cn+z
P2 G2 Cn Cn+x Cn+y G
Cn+z
P3G3P0G0P1 P
G1
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
VCCDATA
A CLEARBO-
RROW CARRY LOADDATA
C
GNDQDQCCOUNTUP
COUNTDOWN
QAQBDATAB
INPUT
DATAD
INPUTS OUTPUTS INPUTS
INPUTSOUTPUTS OUTPUTS
QDQCQAQB
A BO-RROW
CARRY LOAD CCLEAR
COUNTUP
COUNTDOWN
B D
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
VCCDATA
A CLOCKRIPPLECLOCK
MAX/MIN LOAD
DATAC
GNDQDQCDOWN/UP
ENA-BLE
QAQBDATAB
INPUT
DATAD
INPUTS OUTPUTS INPUTS
INPUTSOUTPUTS OUTPUTS
QDQCDN/UPCTENQAQB
A RIPPLECLOCK
MAX/MIN
LOAD C
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
VCC QA QB QC QD CLOCK S1
GNDSHIFTLEFT
SERIALINPUT
DCBASHIFTRIGHTSERIALINPUT
CLEAR
S0
PARALLEL INPUTS
QA QB QC QD CLOCK S1
S0
DCBA LR
CLEAR
Pin Assignments
See page 336
See page 338
See page 340, 342
See page 344
See page 346
See page 348
172
181ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
192PRESETTABLE SYNCHRONOUS4-BIT UP/DOWN COUNTERS
182LOOK-AHEAD CARRY GENERATOR
1934-BIT SYNCHRONOUS UP/DOWN COUNTERS (DUAL CLOCK WITH CLEAR)
190SYNCHRONOUS 4-BIT UP/DOWN DECADE AND BINARY COUNTERS
1914-BIT SYNCHRONOUS UP/DOWN BINARY COUNTERS
1944-BIT BIDIRECTIONAL UNIVERSAL SHIFT REGISTERS
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