CIC Mixed-Signal IC Design Kit 2.0 for TSMC 0.35um 2P4M Mixed Process Page 1 4Affirma Analog Artist Design Flow Getting Started 1. 登入工作站: Username : trainaXX Password : train0XX 其中 XX 代表工作站名字的號碼,例如工作站名字叫做 traina01 的話,XX 就是 01。 2. 先確定是否進入 Solaris 作業系統的 Common Desktop Environment(CDE)的視窗環 境,如果沒有進入的話,請和 CIC 人員聯絡。 3. 清除工作站上所有目錄與設定 CIC 工作站環境: unix% \rm -rf * unix% /user/local/bin/cicsetup 4. 離開並重新登入工作站。 5. 將本實驗課程目錄解開至目前的帳號中: unix% cp /cad2/lab/MSS/MSS_lab.tgz ~/ unix% cd ~ unix% gzip –cd MSS_lab.tgz | tar xvf - Starting Design Framework II Environment 1. 首先檢查 license 的設定,在 UNIX 環境下執行: unix% source /usr/cadence/cic_setup/ldv.cshrc unix% source /usr/cadence/cic_setup/ic.cshrc unix% env | grep LM_LICENSE_FILE 檢查是否有類似LM_LICENSE_FILE=5280@<license_server_name> , 其中 license_server_name 是 license server 工作站的名字。 2. 設定 Editor 的設定,在 UNIX 環境下執行: unix% setenv EDITOR textedit 3. 進入 icfb 目錄下鍵入 icfb 來啟動 Cadence 軟體。 unix% cd ~/MSS_Lab/icfb unix% icfb&
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4Affirma Analog Artist Design Flow - jupiter.math.nctu.edu.twjupiter.math.nctu.edu.tw/~weng/courses/IC_2007/PROJECT_NCTU_MATH/CELL... · Verilog In 利用Verilog In建立6Bits DAC的設計。
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CIC Mixed-Signal IC Design Kit 2.0 for TSMC 0.35um 2P4M Mixed Process
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4Affirma Analog Artist Design Flow Getting Started
1. 登入工作站:
Username : trainaXX
Password : train0XX
其中 XX 代表工作站名字的號碼,例如工作站名字叫做 traina01 的話,XX 就是 01。
2. 先確定是否進入 Solaris 作業系統的 Common Desktop Environment(CDE)的視窗環
檢查是否有類似LM_LICENSE_FILE=5280@<license_server_name>, 其中 license_server_name 是 license server 工作站的名字。
2. 設定 Editor 的設定,在 UNIX 環境下執行:
unix% setenv EDITOR textedit
3. 進入 icfb 目錄下鍵入 icfb 來啟動 Cadence 軟體。
unix% cd ~/MSS_Lab/icfb
unix% icfb&
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Building the CHIP Design 本實驗課程採用 6Bits DAC 設計來介紹 Mixed-Signal IC 設計流程。
Building the Supply Circuit 簡化模擬電路時所需要之電壓源。
1. 在 Library Manager 中,執行 File New Cellview…,依下列設定 Create New File視窗,完成後按 OK:
Library Name Training Cell Name Supply View Name Schematic Tool Composer – Schematic
2. 加入元件建立如下所示的 supply schematic,完成後 Check and Save。
Library Name Cell Name PROPERTIES/COMMENTS analogLib vdc For V0: DC voltage = 3.3 V analogLib vdc For V1: DC voltage = 0 V analogLib gnd
Creating the Supply Symbol 1. 在 supply schematic 視窗中,選擇 Design Create Cellview Form Cellview 後,在
Cellview From Cellview 視窗中,按 OK。 2. 修改 symbol 視窗內容如下所示,即可存檔離開:
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Verilog In 利用 Verilog In 建立 6Bits DAC 的設計。
1. 在 CIW 中,執行 File Import Verilog 讀入 Verilog netlist,在 Verilog In form 中做
以下設定後按 OK:
Target Library Name Training Reference Library tcb773p tpz773pn tpz773pn_analog_100a analog Verilog Files To Import CHIP.v DACtop.v -f Option vlogIn.f Power Net Name vdd! Ground Net Name gnd!
2. 幾分鐘後執行完畢,在跳出的對話盒按 Yes,觀看 Verilog In 的結果,是否所有的 module都可以在 library 上找到對應。
3. 離開 Log window。
Creating the Behavioral View of Digital Block IMatrix8x8 為類比部分,其餘均為數位部分。
1. 在 Library Manager 中,執行 File New Cell View…,在 Create New File 視窗做
以下設定後按 OK: Library Name Training Cell Name mux2 View Name behavioral Tool Verilog – Editor
2. 出現一 Text Editor 視窗,複製 DAC.v 中 mux2 module 的 verilog code 到此 Text Editor視窗,儲存後關閉此視窗。
Creating the Schematic View of Analog Block 提供類比部分的 Library 為 analog。
1. 在 Library Manager 中,複製 analog 中 IMatrix8x8 的 schematic view 至 Training 中
IMatrix8x8 的 schematic view。 2. 在 Library Manager 中,複製 analog 中 IMatrix8x8 的 symbol view 至 Training 中
IMatrix8x8 的 symbol view。
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Building the CHIPTest Circuit 1. 在 Library Manager 中,執行 File New Cellview. 2. 依下列設定 Create New File 視窗,完成後按 OK:
Library Name Training Cell Name CHIPTest View Name schematic Tool Composer – Schematic
3. 加入元件建立如下所示的 CHIPTest schematic,完成後 Check and Save。
Library Name Cell Name PROPERTIES/COMMENTS Training DACtop Training supply analog signal PER=8n analogLib vpulse For V0: Voltage1=3.3v; Voltage2=0v; Delay time=1.5ns;
Rise time=10ps; Fall time=10ps; Pulse width=1.99ns; Period=4nsanalogLib vdc For V1: DC voltage = SEL analogLib vpwl For V2: DC voltage = 0; Time1=10ns Voltage1=0v; Time2=10.1ns
Voltage2=3.3v analogLib res Resistance=75Ohms
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analogLib cap Capacitance=5pF analogLib vdd analogLib vss analogLib gnd
Creating a Configuration File with the Hierarchy Editor 1. 在 Library Manager 中,執行 File New Cell View…,在 Create New File 視窗做
以下設定後按 OK: Library Name Training Cell Name CHIPTest View Name config Tool Hierarchy – Editor
2. 在 New Configuration 視窗中,選擇 Use Template…後,出現 Use Template 視窗,選
擇 Name:spectreVerilog 後按 OK,回到 New Configuration 視窗,在 View:內填入
在 art work window 中的 layout,可以很清楚的看出 IO Row 位置已經被改正。
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Place I/O Pads 1. 利用 vi 或 text editor 觀察 se 目錄下的 placeIO.ioc 中,INT_VDD_0 這一個 component 是
計畫放在晶片的哪一邊?把 Internal power pad 放在晶片的上下兩邊,可以減少發生 DRC error 的機會。
2. 執行 Place IOs…,在 Place IO form 中的 Placement Mode field 中,選擇 I/O Constraint File,接下來在用滑鼠點一下…這個按鈕,然後在 Place IO File form 中選擇 placeIO.ioc這個檔案,並 turn on Evently 選項,最後按 OK。
plan power tool box,內容包括 Add Rings、Add Stripes、Delete Stripes 等等工具。
2. 觀察 art work window 中,IMatrix8x8 block 周圍、core area 周圍、IO pad 與 IMatrix8x8/core area、之間、以及 IMatrix8x8 block 與 core area 之間是否有黃色虛線的標示?這些黃色虛
線是 plan power tool 預先找出來的 power routing path,可以利用 Plan Power Tool Box 中的
Query Pwr Path 來檢查 Silicon Ensemble 規劃的 power path。
3. 在這個範例中,IMatrix8x8 block 已包含 power ring,故需利用 Plan Power Tool Box 中的
Delete Pwr Path 來消除掉 Silicon Ensemble 規劃的 power routing path,完成後在 PP Delete Power Path 中,按 Close。
4. 用滑鼠按下 Plan Power tool box 中的 Add Ring 按鈕,在 PP Add Rings form 中的 Primary Ring 部分做下列設定:
Nets “VDD” “VSS” Horizontal Ring Layer METAL3 Horizontal Core Ring Width 40 Horizontal Core Ring Spacing Center Horizontal Block Ring Width 40 Vertical Ring Layer METAL2 Vertical Core Ring Width 40 Vertical Core Ring Spacing Center
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Vertical Block Ring Width 40
填完之後按 OK。當 Silicon Ensemble 完成 power ring routing 之後,仔細地檢查 art work window 中的 layout,確定每一條 power path 中都含有 vdd!和 gnd!的 power ring。
5. 如果步驟 3 和步驟 4 的結果沒有問題的話,按 Close 把 Plan Power Tool Box 關掉,將目前
的結果儲存起來。執行 File Save As…,在 Save As form 中,Design Name field 填入
plan_power,然後按 OK。
Placement 練習使用 Qplace 來做 placement。
1. 在 Silicon Ensemble 程式中執行 Place Cells…,在 Place Cells form 中,將 Generate Congestion Map 選項打開,並用滑鼠按一下 Variable 按鈕;在 Environment Variables form中設定 QPLACE.CUT.RATIO 的值為 -1,然後按 OK。
Maximum net crossings across horizontal cuts (HMAX) = _____ Maximum net crossings across vertical cuts (VMAX) = _____ Total wire length = _____ 另外觀察 art work window 中是否有紅色、黃色、藍色等等的線段?這些就是 congestion map,用來顯示 placement 之後,Silicon Ensemble 程式預估將來繞線壅塞的程度。依據觀
Total wire length = __________ Total number of vias = __________ Total number of violations = __________ Total number of over capacity gcells = __________