15 - Logické obvody

Logick obvody

kap 15

15 LOGICK OBVODY

Logick obvody umouj realizova logick funkcie dvoch alebo viac vstupnch (nezvislch) premennch, z ktorch kad me ma pri dvojhodnotovej logike rove logickej nuly alebo jednotky. Poda typu logickej funkcie, me prslun kombincia vstupnch premennch vyvola u vstupnej (zvislej) premennej tie hodnotu logickej nuly alebo logickej jednotky. Logick funkciu meme popsa algebraickm vrazom pomocou Booleovej algebry, pravdivostnou tabukou, mapou alebo n-rozmernm telesom. Logick premenn m priraden urit konkrtnu hodnotu naptia (prdu). Vyjadruje elementrnu informciu, ktorej jednotkou je bit (binary digit). Logick funkcia prirauje poda uritho pravidla (zkladom je Booleova algebra) sboru nezvislch logickch premennch, urit hodnoty sboru zvislch logickch premennch. Obecne pre n vstupnch nezvislch premennch mono vytvori 2n vstupnch kombinci . Logick len realizuje zkladn elementrnu logick funkciu. Vhodnm vberom logickch lenov (napr. NAND, NOR) meme realizova logick funkciu jedinm typom logickho lena, o m praktick vhody. Logick obvod je zostaven z logickch lenov, ktorch vstupn a vstupn veliiny nadobdaj hodnoty logickej nuly a logickej jednotky. Logick signl je druh fyziklnej veliiny, ktor nadobda dve hodnoty (stavy). 15.1 Druhy logickch obvodov Logick obvody delme poda innosti na kombinan a sekvenn. Kombinan obvody - vstupn logick premenn je zvisl len na okamitom stave vstupnch premennch. Existuje jednoznan vzjomn priradenie hodnt vstupnch premennch a hodnt vstupnch premennch. Obvody neobsahuj pamov leny. Sekvenn obvody - vstupn logick premenn zvis nielen od okamitho stavu vstupnch premennch, ale aj od predchdzajcej postupnosti vstupnch premennch. Poda asovej nadvznosti mu by synchrnne alebo asynchrnne. Kad sekvenn obvod obsahuje pamov leny, ktor obsahuj informciu o predchdzajcom stave obvodu. U synchrnnych sekvennch obvodov zmena stavu obvodu prebieha v okamihoch urench riadiacim (synchronizanm) signlom, ktor zaruuje sasn zmenu vetkch logickch premennch. Poas ostatnej doby je obvod na hodnoty vstupnch premennch necitliv. U asynchrnnych sekvennch obvodov nie je zaisten sasn zmena logickch premennch. Zmena stavu logickho obvodu me by vyvolan vstupnm signlom (nie riadiacim). Ruiv signl me by tie vyhodnoten ako zmena niektorej vstupnej premennej, o spsob preruenie sprvnej innosti obvodu. 15.1.1 Oznaovanie logickch stavov a rovn Pri oznaovan sa v literatre vyskytuje niekoko spsobov. Pri dvojhodnotovej logike stav logickej nuly a jednotky oznaujeme: Logick nula log. 0, "0", L (Low - nzky) Logick jednotka log. 1, "1", H (High - vysok) Neurit hodnota -- , "x" , * , rovne naptia a prdu zodpovedajce logickej nule a jednotke na vstupe a vstupe logickho obvodu sa oznauj nasledovne: Logick nula na vstupe Uvst (0), UIL, Ivst (0), IIL Logick jednotka na vstupe Uvst (1), UIH, Ivst (1), IIH Logick nula na vstupe Uvst (0), UOL, Ivst (0), IOL Logick jednotka na vstupe Uvst (1), UOH, Ivst (1), IOH Psmena v indexoch velin I (Input - vstup), O (Output - vstup). Dvojhodnotov logika me by pozitvna, vtedy je rove logickej jednotky kladnejia ako logickej nuly, UH > UL. Pri negatvnej logike je nerovnos opan, UH < UL. Prakticky sa pouva v prevanej vine pozitvna logika. Vstupy logickch obvodov sa obyajne oznauj psmenami zo zaiatku abecedy (A,B,C......), alebo psmenom s indexom (X1, X2, .....). Vstupy sa oznauj psmenami z konca abecedy (X,Y,Z, ....), alebo psmenom s indexom (Y1, Y2, ....).

ELEKTRONIKA strana 15 - 1

Logick obvody

15.2 Zkladn logick leny Logick len realizuje urit elementrnu logick funkciu v Booleovej algebre. Zkladom logickch lenov je logick sin, logick set a negcia. Prehad zkladnch lenov je na obr.15.1. Pomocou Shefferovej a Pierceovej funkcie mono realizova ubovone zloit logick funkciu pomocou jednho typu logickch lenov NAND alebo NOR. M to vek praktick vhody z dvodov univerzlnosti a minimalizovania potu pouitch puzdier integrovanch logickch obvodov. Najastejie sa pouvaj logick leny NAND (disjunktvna forma logickej funkcie, irok vrobn sortiment, poet vstupov n 8). 15.3 truktra logickch obvodov Logick obvody z hadiska vntornej truktry (zapojenia) mu by realizovan bu z diskrtnych prvkov (tranzistorov, did, odporov, kondenztorov) alebo ako integrovan logick obvody. Tieto mu by ako hybridn v kompaktnom preveden na keramickej dotike realizovan z ipov aktvnych siastok a vrstvovch pasvnych siastok, alebo v preveden ako monolitick, kde aktvne a pasvne prvky s realizovan na jednej kremkovej dotike. V sasnej dobe s najpouvanejie monolitick obvody realizovan technolgiou bipolrnych obvodov a obvodov typu MOS. Poda mnostva prvkov vyrobench na jednej polovodiovej dotike rozdeujeme logick integrovan obvody do niekokch skupn. Jednotkou (mierkou) stupa integrcie je tzv. ekvivalentn logick len. Vychdza sa z predpokladu, e vetky ben slicov obvody mono realizova z uritho potu dvojvstupovch logickch lenov. Stupe integrcie logickch obvodov je potom nasledovn: Mal - SSI (Small Scale Integration) 15 ekvivalentnch logickch lenov Stredn - MSI (Medium Scale Integration) 15 a 100 ekvivalentnch lenov Vek - LSI (Large Scale Integration) niekoko 100 ekvivalent-nch lenov Zvl vek - VLSI, ELSI (Extra Large Scale Integration) niekoko 1 000 ekvivalentnch lenov Hranice medzi jednotlivmi stupami integrcie s v rznych literatrach uvdzan s menmi odchlkami. Obvody SSI a MSI sa vyrbaj v tandartnch radoch, navrhnutch z hadiska irokej pouitenosti. Obvody LSI a ELSI s vyrban ako zkazkov obvody jednoelovho pouitia.

Obr. 15.1. Zkladn logick leny

V alch podkapitolch bud uveden rzne vntorn truktry logickch lenov. Prehad predstavuje vvoj truktr od jednoduchch realizovanch v diskrtnych verzich k zloitejm pouvanch v integrovanch prevedeniach.

strana 15 - 2 ELEKTRONIKA

Logick obvody

kap 15

15.3.1 DL Didov logika Didov logika vyuva spnacie vlastnosti didy. Z voltamprovej charakteristiky je evidentn oblas deferencilneho odporu v priepustnom smere Rdp, kde dida predstavuje mal odpor a v nepriepustnom smere odpor Rdz, kedy je dida nevodiv a predstavuje vek odpor. Uveden skutonos je vyuvan pri spnan dvojstavovho (binrneho) signlu. Na obr.15.2 a/ je zapojenie dvojvstupovho logickho sinu AND. Sta aspo na jednom zo vstupov (poet vstupov me by n) logick nula, prslun dida sa otvor, pretoe jej katda bude ma ni potencil ako anda. Potencil andy prslunej didy poklesne, o sa prenesie na vstup obvodu ako logick nula. Na vstupe bude logick jednotka len vtedy, ak bud vetky didy uzavret, o je splnen za predpokladu, e na vetkch vstupoch bud logick jednotky.

Obr. 15.2a. Didov logika

AND

Na obr.15.2 b/ je zapojenie dvojvstupovho logickho stu OR. Sta aspo na jednom vstupe logick jednotka, prslun dida sa otvor a rove logickej jednotky sa prenesie na vstup. Na vstupe je logick nula, ak s vetky didy uzavret, o je splnen, ak na vetkch vstupoch je rove logickej nuly. Poet vstupov me by obecne n. Vekos odporu R spolonho pre n-vstupov je potrebn voli v rozmedz odporov didy v priepustnom smere Rdp a nepriepustnom smere Rdz. Treba repektova maximlny dovolen prd did.

Obr. 15.2b. Didov logika OR

Vhoda didovej logiky spova v jednoduchosti, bola jednou z prvch pouvanch logickch obvodov. Jej realizcia je jednoduch, lacn, potrebuje pomerne mal prkon. Spnacia rchlos zvis od spnacch vlastnost pouitch did. Nedostatkom je nerealizovatenos logickej negcie. Kee nie je pouit aktvny prvok, m mal logick zisk (obmedzen monos pripoji viac vstupov na vstup obvodu). 15.3.2 DCTL, DCL Logika s priamo viazanmi tranzistormi (Direct Coupled Transistor Logic) Zapojenie obsahuje tranzistory, ktorch kolektory s spojen do jednho uzla so spolonm pracovnm odporom R, o predstavuje vstup obvodu. Bzy tranzistorov predstavuj vstupy, ktor sa pripjaj na kolektorov vstupy predchdzajcich obvodov. Zapojenie logiky DCTL je na obr.15.3, tmto spsobom mono vytvori n-vstupov logick len.

Ak sa objav aspo na jednom vstupe logick jednotka, prslun tranzistor sa otvor a na jeho vstupe (kolektore) poklesne naptie, o predstavuje rove logickej nuly. Ak je na vetkch vstupoch rove logickej nuly, tranzistory s uzavret a na vstupe je logick jednotka. Tranzistory s zapojen vlastne ako paraleln spnae. Obvody sa vyznauj jednoduchosou, na vstupe postauje mal budiaci signl, taktie stratov vkon je relatvne mal. Ako nevhodu mono povaova, zvl pri vom pote vstupov, vek poet tranzistorov a znen rchlos spnania tranzistorov, ktor svis s monosou prestenia tranzistorov, pretoe nie je obmedzovan bzov prd. Pri odlinosti (rozptyle) vstupnch charakteristk s jednotliv vstupy buden nerovnomerne, tie z hadiska zae odoberaj odlin budiaci prd, o sa prejavuje aj znenm logickho zisku. Obvody sa v uvedenom zapojen u

nevyrbaj, ale princpy boli pouit pri vrobe obvodov RTL, RCTL a MOSTL.

Obr. 15.3. Logika s priamo viazanmi

tranzistormi


Logick obvody

15.3.3 RTL Odporovo-tranzistorov logika (Resistor Transistor Logic) Nevhody v zapojen u logiky DCTL s iastone odstrnen obvodmi RTL. Vstupn signl je privdzan na bzy tranzistorov cez odpory R1, R2. Eliminuje sa tak nepriazniv vplyv rozptylu vstupnch charakteristk tranzistorov. Kee je obmedzen budiaci prd, relatvne vzrastie aj logick zisk obvodu. Prklad jednej z variant je na obr.15.4 a/. Potrebn vstupn logick rovne bud vak vie. Uritou nevhodou je, e odpory v bze spolu so vstupnou kapacitou tvoria asov kontantu, ktor zniuje maximlnu spnaciu rchlos.

a/ b/

Obr. 15.4. Odporovo-tranzistorov logika Na princpe truktry RTL mono realizova tie zapojenie pouitm len jednho tranzistora s viacermi bzovmi odpormi R1, R2 na obr.15.4 b/. V tomto prpade sta len jeden tranzistor, o je urit vhoda, je to vak za cenu znenia spnacej rchlosti tranzistora. Ak je na oboch vstupoch logick jednotka, potom celkov bzov prd uvedie tranzistor do stavu prestenia (vsledn bzov prd teie cez R1, R2). Ak pouijeme n vstupov, bude prestenie tranzistora pribline n-nsobn pri logickch jednotkch na vstupoch. Tie m by zachovan, e bzov odpory R1, R2 maj by vie ako vstupn odpor tranzistora. 15.3.4 RCTL Logika odpor - kapacita - tranzistor (Resistor Capacitor Transistor Logic) Je variantom truktry RTL, obr.15.5. Pre zvenie spnacej rchlosti s pripojen k bzovm odporom na vstupoch urchovacie kapacity. Kompenzuj vstupn (difznu) kapacitu Cbe tranzistora, ktor vytvra integran charakter vstupnch obvodov tranzistora.

Obr. 15.6. Emitorovo viazan logika

Obr. 15.5. Logika odpor - kapacita - tranzistor

15.3.5 ECL Emitorovo viazan logika (Emitter Coupled Logic) Uveden truktra tie oznaovan CML (Current Mode Logic). Jednotliv vstupn tranzistory pracuj do spolonho emitorovho odporu, vlastne ako emitorov sledovae. V dsledku toho neme djs k presteniu tranzistorov. Zapojenie je na obr.15.6. Tranzistory T1 a T2 v jednej vetve a tranzistor T3 v druhej vetve pracuj


Logick obvody

kap 15

ako diferencilny zosilova. Tranzistor T4 je ako oddeovac stupe. Tie mono pripoji oddeovac stupe na kolektor T3, m zskame (inverzn) vstupY. Odpory R4 a R5 zabezpeuj referenn rove naptia UR, v inch prpadoch me by rove zabezpeen zvltnym stabilizovanm zdrojom naptia. Odpor R1 zavdza zporn sptn vzbu, ktor zamedzuje prestenie tranzistorov. Dosiahne sa tm vemi krtkych spnacch db (jednotky ns). Zapojenie m vak vyiu spotrebu a realizcia je vrobne zloitejia.

15.3.6 DTL Didovo-tranzistorov logika (Diode Transistor Logic) Zapojenie vychdza z didovej logiky DL. Zapojenie truktry DTL je na obr.15.7. Didy D1 a D2 spolu s odporom R tvoria logick sin. Tranzistor T ako aktvny prvok funguje v lohe invertora. Didy D3 a D4 s posvacie didy, zabezpeuj dokonal uzavretie tranzistora T v prpade, e je otvoren niektor zo vstupnch did D1, alebo D2. Didy D3 a D4 posvaj rove spnania tranzistora T tm, e pre ich otvorenie je potrebn vie naptie z vstupu sinovho lena D1, D2 a R. Ak s vetky vstupy (me by ich viac) na rovni logickej jednotky, didy D1, D2 s uzavret, bza tranzistora je buden cez R a otvoren D3, D4. Tranzistor je vo vodivom stave a na vstupe je logick nula. Ak je aspo na jednom vstupe logick nula, prslun vstupn dida sa otvor, m je na jej ande menie naptie (takmer nulov), ako je potrebn pre otvorenie posvacch did a prechodu tranzistora. Potom je tranzistor T uzavret a na vstupe je logick jednotka. Logika DTL vykazuje dobr odolnos proti rueniu a pomerne vysok spnaciu rchlos. Kapacita posvacch did sasne zlepuje spnaciu rchlos, psob ako urchovacia kapacita. Vhodou je jednoduchos truktry obvodov, preplovanm vstupnch did sa zmen logick sin na set. Urit problmy s pri poiadavkch na spnacie vlastnosti did, zlepenie spnacch rchlost sa dosiahne nahradenm did emitorovmi sledovami. Dosiahne sa vyia pracovn frekvencia, men vstupn prd, v logick zisk. Je to u prechod k iste tranzistorovm truktram logiky. Princpy DTL logiky sa vyuvaj aj pri logike s vyou odolnosou proti rueniu. Obvody uvedenej logiky s oznaovan ako HDTL (High Diode Transistor Logic), HNIL (High Noise Immunity Logic), HTL (High Threshold Logic), HLL (High Level Logic). Existuj urit varianty zapojen, napr. MDTL (Modified Dide Transistor Logic) m prv posvaciu didu nahraden nenastenm tranzistorom, ZDTL (Zener Diode Transistor Logic) m na vstupoch Zenerove didy, DTLZ m Zenerov didu pouit namiesto posvacch did, ktor prispieva k zveniu odolnosti voi rueniu. Pre uveden obvody je napr. pri napjacom napt

Obr. 15.7. Didovo-tranzistorov logika

Ucc = 15 V rozhodovacia rove Ur = 6 V. Logick nula je (0 4,5) V a logick jednotka (7,5 15) V. 15.3.7 TTL, T2L Logika tranzistor - tranzistor (Transistor Transistor Logic) Je to isto tranzistorov verzia truktry logickch (lenov) obvodov. V integrovanom preveden s aktvne i pasvne prvky vyrban rovnakou technolgiou. Logika je v sasnej dobe najrozrenejia v oblasti bipolrnych logickch integrovanch truktr Vvojovo vychdza z DTL logiky, kde didy boli nahraden viacemitorovm tranzistorom. Principilne zapojenie je na obr.15.8 a/. Priechod bza-emitor, tranzistora T1, nahradzuje vstupn didy DTL logiky. Prie-chod bza-kolektor, tranzistora T1, nahradzu-je posvacie didy. Ak je aspo na jednom vstupe logick nula, prslun priechod bza-emitor tranzistora

Obr. 15.8b. TTL logika s dvojinnm

vstupom

Obr. 15.8a. TTL logika, principilne zapojenie


Logick obvody

T1 sa otvor, bza tranzistora T2 nem dostaton naptie (takmer nulov) k otvoreniu priechodu bza-emitor. Tranzistor T2 je uzavret a na vstupe Y je logick jednotka. Ak maj vetky vstupy logick jednotku, tranzistor T1 pracuje v inverznom zapojen (bza-emitor uzavret, bza-kolektor otvoren). Prd do bzy tranzistora T2 je dostatone vek, im je tranzistor T2 otvoren a na vstupe Y je logick nula. K prednostiam TTL logiky patr pomerne vysok spnacia rchlos. Tto vlastnos podporuje aj skrtenie doby uzatvrania tranzistora T2 oderpvanm prebytonho nboja cez tranzistor T1, ktor je v normlnom reime (bza-emitor vodiv). V sasnej dobe s obvody TTL najrchlejmi z bipolrnych truktr, v ktorch pracuj tranzistory v nastenom stave. Schma na obr.15.8 a/ predstavuje principilne zapojenie. Kapacita zae tvor s odporom R2 urit asov kontantu, ktor spomauje prechod vstupu z logickej nuly do jednotky (uzatvranie tranzistora T2). K urchleniu (skrteniu) tohto prechodnho javu sa pouva zapojenie s dvojinnm vstupom. Existuje niekoko variantov, najastejie sa pouva zapojenie na obr.15.8 b/. Zmen sa tak vstupn impedancia a tm sa skrti trvanie prechodnho javu. innos obvodu bude podrobne popsan v kapitole 15.5.

15.3.8 MOS TL Logika s tranzistormi MOS (Metal Oxid Semiconductor Transistor Logic) Vlastnosti logickch lenov s tranzistormi riadenmi elektrickm poom mono strune porovna s bipolrnymi tranzistormi nasledovne. Odvody maj vek vstupn odpor (a 1015 ohmov), mal zvykov naptie vo vodivom stave tranzistora, vek rozptyl prahovho naptia, ahk pokodenie vstupov elektrostatickm nbojom, niiu medzn frekvenciu, meniu spnaciu rchlos, men dovolen stratov vkon, vyiu hustotu integrcie a monos realizcie vch funknch celkov. Zklad truktry tvoria tranzistory riaden poom MOS FET. Zapojenie je na obr.15.9. Ak je riadiaca elektrda (Gate) bez naptia, prslun tranzistor je uzavret, prd tranzistorom nepretek. Zvyovanm naptia na vstupe sa tranzistor otvra, m kles naptie na jeho kolektore (Drain), o sa prena na vstup obvodu.

Obr. 15.9. Logika s tranzistormi MOS

Tranzistor T3 nahradzuje zaaovac odpor, zlepuje tie teplotn stabilitu. V porovnan s odporom zaber len jednu tiscinu plochy. Naviac riadiacu elektrdu tranzistora T3 mono poui ako al vstup obvodu. Logika realizovan obvodmi MOS me by poda princpu innosti: Statick (jednosmern) - charakterom zodpoved princpu innosti bipolrnych integrovanch logickch obvodov. Dynamick (striedav) - principilne nie je mon u bipolrnej technolgie. Vyuva vlastnej kapacity obvodov MOS ako doasnej pamti. Obvody MOS pracuj s napjacm naptm 10 30 V, maj pribline o jeden rd niiu spotrebu. S vemi citliv na pokodenie statickm nbojom. Maj niiu spnaciu rchlos vplyvom vlastnej kapacity (100ns). Taktie maj men maximlny vstupn odoberan prd. 15.4 Porovnanie parametrov rznych technickch realizci logickch lenov K realizci logickch lenov mono poui rzne princpy innosti. vzhadom k tomu, e kad z technickch preveden slicovch systmov m svoje vhody a nevhody, nie je mon vyslovi jednoznane zhodnotenie o ich pouitenosti. Pre urit konkrtnu lohu meme vak uvies, ktor technick prevedenie je v danom prpade najvhodnejie k spracovaniu digitlnych


Logick obvody

kap 15

signlov. Pri vbere je najastejie rozhodujca rchlos spnania, spoahlivos a odolnos proti rueniu, pomer nkladov a funknch monost, tandardizcia, zluite-nos s existujcimi systmami a cena realizcie. Obr. 15.10 Porovnanie parametrov logickch lenov rznych realizci 15.5 Logick obvody TTL Zkladom integrovanch logickch obvodov TTL je monolitick logick len negovanho logickho sinu NAND. Z tohto zapojenia boli uritou modifikciou vytvoren alie logick leny (NOR, AND-NOR, INVERT). Vychdza sa v podstate z DTL logiky, kde vstupn didov sin a posvacie didy s nahraden (viacemitorovmi) tranzistormi. Medzi zkladn prednosti TTL logiky patr pomerne vysok prenosov rchlos (mal oneskorenie), mal rozmery, dostaton logick zisk. Obvody sa vyrbaj v monolitickom preveden pod oznaenm MH 74..., MH 54..., MH 84... ako ekvivalent obvodov SN 74..., SN 54..., SN 84... firmy Texas Instrument. Puzdra integrovanch obvodov s z plastu, maj 14, 16, 20 vvodov v dvoch radoch, oznaovanch jako typ DIL (Dual in Line). 15.5.1 TTL logick len NAND Schma zapojen TTL logickho lena NAND je na obr.15.11, kde s uveden aj typick hodnoty pasvnych prvkov obvodu. Viacemitorov tranzistor T1 vytvra spolu s odporom R1, ktor obmedzuje vstupn prd, logick sin. Tranzistor T2 je budiacim tranzistorom pre (beztransformtorov) vkonov koncov stupe tvoren tranzistormi T3 a T4. Odpor R2 zaisuje otvranie a uzatvranie tranzistora T4 bez pomocnho predptia. Dida D zaisuje dokonal uzatvranie tranzistora T3. Prvky Rz a Cz predstavuj za kapacitnho charakteru. Pri vstupe bez tranzistorov T3 a T4, obr.15.8 a/, tvor kapacita zae s kolektorovm odporom R2 pasvny RC len, ktor spomauje prechod signlu na vstupe obvodu z rovne L na H. Na urchlenie tohoto deja sa pouva aktvny vstup, kde namiesto odporu R2 (obr.15.8 a/) pouvame zapojenie s tranzistormi T3, T4 (obr.15.11) na vstupe. V tomto prpade je odpor R2 sasou budiaceho stupa. Potom nabjanie vstupnej kapacity sa deje cez tranzistor T4. Zmen sa tie vstupn impedancia a zvi sa logick zisk obvodu. Uveden logick len je zkladnm prvkom pri realizcii zloitejch obvodov. Vysvetlime si podrobnejie spsob jeho innosti. Pre jednoduchos uvaujme naptie medzi bzou a emitorom v oblasti nastenia Ubes = 0,7 V a naptie medzi kolektorom a emitorom v oblasti nastenia Uces = 0,2 V. Venujeme pozornos usporiadaniu a funkcii vstupnho obvodu a pre jednoduchos predpokladajme, e signl privdzame na vstup A, ostatn vstupy s pripojen trvale na rove H (logick jednotku). Uvaujme na vstupe A naptie UI v rozsahu 0 UI < Ubes, prakticky to znamen hodnotu logickej nuly UIL na vstupe obvodu. Tranzistor T1 pracuje v nastenom stave v normlnom zapojen. Priechod bza-emitor je otvoren a bza-kolektor je

Obr. 15.11. TTL logick len NAND


Logick obvody

zatvoren. Prd pretekajci bzou tranzistora T1 mono vyjadri Tb1= (UccUbes1UI) / R1 (15.1) Emitorov prd T1 je vyjadren Ic1 = (1+ h21e ) Ib1. Naptie na bze tranzistora T2 je Ub2 = UI + Ubes1 Ucb1, o je hodnota, ktor nesta k otvoreniu tranzistora T2 a kolektorov prd tranzistora T2 Ic2 = 0. V tomto stave obvod zotrv, km UI < Ubes. Tranzistor T2 je teda zatvoren, preto aj jeho emitorov prd Ic2 = 0. To spsob, e tranzistor T4 bude tie zatvoren. Tranzistor T3 je otvoren (nasten) prdom bzy Tb3, ktor teie cez odpor R2 a na aktvnom vstupe Y je naptie prislchajce logickej jednotke UOH. Pomery v obvode vystihuje schma na obr.15.12 a/. alej uvaujeme vstupn naptie UI v rozsahu 2Ubes < UI Ucc. Uveden rozsah prakticky predstavuje hodnotu logickej jednotky UIH na vstupe obvodu. Tranzistor T1 pracuje v inverznom zapojen, priechod bza-kolektor je otvoren. Prd teci z kolektora tranzistora T1 privedie do nastenia tranzistor T2 a kolektorov prd tranzistora T2 teci do bzy tranzistora T4 spsob jeho nastenie. Prd bzy tranzistora T1 je potom vyjadren Ib1= (UccUcb1Ubes2Ubes4) / R1 (15.2) Naptie Ube3 (medzi bzou a emitorom tranzistora T3) nesta k otvoreniu tranzistora T3, pretoe vplyvom otvorenia tranzistora T2 naptie na jeho kolektore poklesne. Tranzistor T3 je teda zavret. Na vstupe Y je naptie Uces4 tranzistora T4 v nastenom stave, o zodpoved logickej nule UOL. Pracovn pomery v obvode s znzornen na obr.15.12 b/.

Obr. 15.12a. Pracovn reim obvodu

TTL

Z uvedenho vyplva, e v oboch krajnch stavoch je vstupn tranzistor T1 v nastenom stave. Priestorov nboj, ktor sa nastenm v bze vytvra nie je treba pri uzavret tranzistora oderpva. Nboj sa len presva medzi oblasami emitora a kolektora. Budenie tranzistora T2 do vodivho stavu urchuje aj kapacita Ccb (kolektor - bza) tranzistora T1, ktor psob ako urchovacia kapacita. Ak vstupn naptie UI bude v rozsahu Ubes < UI 2Ubes, potom ak prekro vstupn naptie UI hodnotu Ubes, zane stpa naptie na bze tranzistora T1, m sa bude otvra priechod bza - emitor tranzistora T2. Naptie Uce2 medzi kolektorom a emitorom tranzistora T2 kles, m sa zmenuje prd bzy Ib3 tranzistora T3. Tranzistory T2 a T3 sa dostvaj do aktvnej oblasti, kde napov zosilnenie T2 je dan Au = -R2/R3. Tranzistor T3 pracuje ako emitorov sledova. V tejto oblasti kles naptie na vstupe A. Pri alom zvyovan vstupnho naptia sa tranzistor T2 a T4 dostane do nastenho stavu a tranzistor T3 uzavrie. Stav v obvode je znzornen na obr.15.12c/.

Obr. 15.12b. Pracovn reim obvodu

TTL

V popisovanom rozsahu naptia je nebezpeie hazardu. Pri zvyovan vstupnho naptia tesne pod hodnotou 2Ubes prechdza tranzistor T1 do inverznho reimu a otvra sa tranzistor T2 a T4. V tejto dobe vak ete nie je tranzistor T3 uzavret. V uvdzanom momente dochdza ku krtkodobmu sasnmu otvoreniu tranzistora T3 a T4. Pretekajci prd je obmedzen len odporom R4, o sa prejav vraznou prdovou pikou v odbere. Odoberan prd Icc = Ucc/R4 = 25 m. Tieto prdov impulzy ruia okolie magnetickou vzbou a bytkom naptia na spolonch napjacch a uzemovacch prvodoch. Vstupn obvod je navrhnut tak, aby predstavoval o najmeniu vstupn impedanciu pri rovni L a H


Logick obvody

kap 15

na (aktvnom) vstupe. Nevhodou je u spomenut krtkodob sasn otvorenie koncovch tranzistorov, snahou je, aby obvod prechdzal tmto kritickm intervalom o najrchlejie. Z toho vyplvaj potom poiadavky na nben a doben hrany vstupnho budiaceho signlu. Hodnotu celkovho odoberanho prdu Icc mono vyjadri pre naptie na vstupe UOH ICCH=Ib1=(UCCUbes1) / R1=1,1m (15.3) pre naptie na vstupe UOL ICCL=(UCC-Ubes4)/R2+(UCC-Ubes2-Ubes4)/R2=3,5mA (15.4) Stratov vkon je vyjadren PH=ICCH.UCC=5,5mA, resp. PL=ICCL.UCC=17,5 mA (15.5) Mal hodnota vstupnho odporu obvodu je dosiahnut zapojenm aktvneho beztransformtorovho vkonovho stupa s tranzistormi v srii. Prakticky dosahuj hodnotu ROL = 15 ohmov, ROH = 100 ohmov. Prd odoberan z vstupu obvodu je uren vzahom IOL = N . IIL, resp. IOH = N . IIH, kde N je logick zisk. Vlastnosti obvodu mono podrobne uri z parametrov a charakteristk, ktor s obsahom podkapitoly 15.6 a 15.7. 15.5.2 TTL logick len NOR Schma zapojenia logickho lena NOR je na obr.15.13. Vstupn as s tranzistormi T1 a T5 m funkciu zhodn s viacemitorovm tranzistorom v logickom lene NAND. Stov as je realizovan paralelne zapojenmi tranzistormi T2 a T4 je zhodn so zapojenm aktvneho vstupu obvodu NAND. Hodnoty pasvnych prvkov s rovnak u oboch typov logickch lenov, taktie o sa tka vlastnost elektrickch signlov. Lia sa teda len v realizovanch logickch funkcich.

Obr. 15.13. TTL logick len NOR

Parametre a charakteristiky obvodov uvdzan v alej podkapitole s platn aj pre logick len NOR. 15.6. Parametre logickch integrovanch obvodov Obvody TTL vyuvaj pri innosti zkladn princp zapojenia viacemitorovho tranzistora. Preto s aj niektor parametre definovan rovnako pre viac typov TTL obvodov. Niektor parametre sa lia len s ohadom na pecifick vlastnosti uritch obvodov. V alom uvedieme medzn, statick a dynamick parametre TTL obvodov. 15.6.1 Medzn parametre Medzn parametre s definovan ako najvyie alebo najniie hodnoty uritej veliiny, pri ktorch me dan obvod pracova, priom ete nedjde k poruche. Najvyie prpustn naptie zdroja max UCC, uruje najvyie prpustn naptie medzi napjacmi vvodmi, ktor ete nepokod obvod (max. UCC = +7 V). Pre trval prevdzku s doporuen nasledovn hodnoty: Obvody MH 74, MH 84, E 10D, UCY 74, D10D, 74 .. PC 4,75V UCC 5,25V, MH 54 4,50V UCC 5,50V Najvyie prpustn naptie vstupov max. UI , je najvyie kladn naptie proti nulovmu napjaciemu bodu, ktor me by priveden na vstup. Je to vlastne zvern naptie priechodu emitor - bza vstupnho viacemitorovho tranzistora (max. UI = +5,5 V). Najmenie prpustn naptie je nulov, na vstup nesmie by pripojen zporn naptie, pretoe priechod bza - emitor by bol polarizovan v priepustnom smere a mohol by sa pokodi nadmernm prdom. Pri praktickch zapojeniach sa vyskytuj krtkodob zporn impulzy


Logick obvody

vplyvom induknej zae alebo impedannch neprispsoben. Ako ochrana pred uvedenmi impulzami sa pouva dida zapojen medzi emitor (katda) a nulov bod (anda). V niektorch katalgoch sa pripa mal zporn naptie , pre rove L je definovan rozsah -0,5 V UIL +0,8 V pre zaistenie sprvnej funkcie obvodu. Rozsah pracovnch teplt a , udva rozsah teploty okolia, pri ktorom si obvod zachovva definovan charakteristick parametre. Zaruuje teda sprvnu innos obvodu. Nedodranm rozsahu teplt me by innos obvodu zhoren, nemus vak djs k jeho znieniu. Rozsah pracovnch teplt pre jednotliv typy je nasledovn: MH 74, 74 .. PC, D1OD, UCY 74 00 + 700C, MH 84, E1OD 250 + 850C, MH 54 550 + 1250C Ako informatvna hodnota sa uvdza: Typick stratov vkon Ptyp (jednho logickho lena), udva celkov stredn vkon, ktorm me by zaaen jeden logick len alebo jeden obvod v puzdre v rozsahu pracovnch teplt. Logick len TTL : 10 mW, vkonov logick len TTL: 25 mW, preklpac obvod TTL: 60 mW 15.6.2 Charakteristick parametre Charakteristick parametre sa delia na statick a dynamick. Statick parametre sa udvaj pre najnepriaznivejie podmienky z hadiska napjania, zaaenia a pracovnej teploty. Nezohaduj vak prechodn javy v obvodoch. Vstupn naptie pre rove H: UIH je minimlne naptie na vstupe, pri ktorom je zaruen sprvna logick hodnota na vstupe. Pre vetky obvody TTL UIH 2 V. Vstupn naptie pre rove L: UIL je maximlne kladn naptie na vstupe, pri ktorom je zaruen sprvna logick hodnota na vstupe. Pre vetky obvody TTL UIL 0,8 V. Vstupn naptie pre rove H: UOH je miniimlne kladn naptie na vstupe, pri ktorom je ete zaruen rove H (logick jednotka) na vstupe. Pre vetky obvody TTL UOH 2,4 V. Vstupn naptie je rove L: UOL je maximlne kladn naptie na vstupe, pri ktorom je ete zaruen rove L (logick nula) na vstupe. Pre vetky obvody TTL UOL 0,4 V. Vstupn prd pri rovni L: IIL je maximlny prd, ktor vytek zo vstupu pri logickej nule (m zporn polaritu, kladn polarita je pri vtekan do vstupu). udva sa pre jeden vstup -IIL < 1,6 m. Vstupn prd pri rovni H: IIH je maximlny prd, ktor vtek do vstupu pri logickej jednotke. Udva sa pre jeden vstup IIH 40 pri UI = 2,4V, IIH 1 m pri UI = 5,5 V Vstupn prd skratov: IOS je prd, ktor vytek z vstupu obvodu, ak spojme (skratujeme) vstup na spolon napjac nulov bod, priom vstup mal pvodne rove H. (Sasne me by takto spojen jeden vstup). Prd z obvodu vytek, preto m zporn polaritu. -IOS (18 55) m. Odber zo zdroja pri rovni L: ICCL je celkov odoberan prd, ak vstup (vstupy) s na rovni L. Pre obvody MH 7400 ICCL < 22 m. Odber zo zdroja pri rovni H: ICCH je celkov odoberan prd, ak vstup (vstupy) s na rovni H. Pre obvody MH 7400 ICCH < 8 m. Poznmka: Schmy zapojenia (meracie obvody) pre meranie jednotlivch parametrov s uren normou a nachdzaj sa v kontruknch katalgoch. Logick zisk N je oznaovan tie ako zaaitenos vstupov. Udva poet vstupov logickch lenov toho istho typu, ktormi mono zaai vstup danho logickho lena. (Niekedy sa udva poet vstupov s jednotkovm zaaenm, mysl sa jeden vstup viacemitorovho tranzistora). U bench logickch obvodov N = 10, u vkonovch N = 30. Odolnos proti rueniu (umov imunita): Pri nhodnch zmench napjacieho naptia alebo vplyvom ruenia me djs k tomu, e naptie na vstupe prekro definovan rozsah prslunej rovne. Ak uvaujeme zapjanie logickch lenov za sebou, odolnos proti rueniu udva, o koko me vstupn signl s rovou H poklesn vplyvom poruchy, aby na vstupe alieho lena bol ete vyhodnoten ako rove H. Podobne, o koko me stpnu rove L na vstupe, aby na vstupe alieho lena bol signl vyhodnoten ako rove L. Vyjadrenie typickch a zaruovanch hodnt statickej odolnosti proti rueniu mono uskutoni poda obr.15.14. Pri vyjadren typickch hodnt vychdzame z prevodovej charakteristiky, kde rove H na vstupe me poklesn o -1,9 V a rove L me stpnu na vstupe o 1,2 V, priom bude ete zachovan sprvna innos obvodu. Ak berieme urit rezervu, mono uvaova pre obe rovne vstupu typick umov odolnos UN = 1 V. (Uvdza sa aj v katalgoch ako informatvna hodnota typickej umovej imunity.)


Logick obvody

kap 15

Pri zaruovanch hodnotch vychdzame z najnepriaznivejieho prpadu pre logick obvod (z krajnch toleranci uvdzanch v katalgoch). Pre pokles rovne H na vstupe vychdza hodnota -0,4 V, rove L me stpnu o +0,4 V. Ruenie me vznikn zmenou napjacieho naptia, bytkom na spolonch zemniacich a napjacch prvodoch, odrazmi z impedannho neprispsobenia. Uveden hodnoty platia, ak doba trvania ruivho impulzu je via ako doba oneskorenia tp, to znamen, e sa neuplatuj prechodn javy. Dynamick parametre popisuj vlastnosti logickch obvodov v dynamickom reime, to znamen, poas prevdzky pri prenose signlu zo vstupu na vstup. Doba oneskorenia tp je doba potrebn k prenosu zmeny stavu logickej premennej zo vstupu na vstup logickho obvodu. Vstupn signl nereaguje okamite na priveden vstupn signl. Dochdza k uritmu oneskoreniu, prinou je hlavne prestenie tranzistorov. Doba oneskorenia je definovan na napovej rovni blzkej rozhodovacej rovni, ako to vyplva z obr.15.15, pozostva z dvoch hodnt. Doba oneskorenia pri prechode vstupnho signlu z H do L sa oznauje tpHL, pri prechode z L do H sa oznauje tpLH. Pre obvod MH7400 tpHL < 15 ns, tpLH < 22 ns. Doby oneskorenia u zloitejch logickch obvodov sa definuj pre kad druh vstupov zvl.

Obr. 15.14. Statick odolnos proti rueniu

Dynamick odolnos proti rueniu sa ako definuje selne, pretoe na obvod v dynamickom reime vplva mnoho faktorov (amplitda ruivho impulzu, dka trvania, vntorn odpor zdroja ruenia, jeho parazitn kapacita). Dynamick odolnos proti rueniu svis s necitlivosou obvodu na ruenie pri vskyte impulzov so rkou menou ako je doba oneskorenia tp a ak amplitda presahuje

Obr. 15.15. Defincia doby oneskorenia

Obr. 15.16. Dynamick odolnos proti rueniu


Logick obvody

hodnotu statickej odolnosti. Udva sa spravidla grafick zvislos medzi amplitdou UI a rkou impulzu ti ruiaceho signlu na vstupe. Neuvauje sa napr. tvar impulzu. Typick priebeh dynamickej odolnosti proti rueniu je na obr.15.16. Krivka L je odolnos proti rueniu logickej nuly na vstupe (uplatuje sa tpHL ) a krivka H je odolnos proti rueniu logickej jednotky na vstupe (uplatuje sa tpLH). Zvislosti s dve, pretoe doba oneskorenia tpLH je odlin od tpHL. Uveden je prklad pre ruenie logickej nuly na vstupe. Ak ruiaci signl m amplitdu U a jeho trvanie je menie ako rka impulzu t, neovplyvn sprvnu innos obvodu. Na vstupe sa neuplatn. Pre ruiaci signl trvajci dlhie ako doba oneskorenia tp plat u hodnota statickej odolnosti proti rueniu (0,4 V). Doba oneskorenia tp uruje hranicu, po ktor sa uplatuje dynamick odolnos proti rueniu. Jej prekroenm u doznievaj prechodn javy a dynamick reim prechdza do reimu statickho. alie parametre, ktor sa definuj pre signly v asovej oblasti s:

Doba predstihu tset up je asov interval, o ktor mus predchdza signl na dtovom vstupe obvodu pred nbenou, prpadne dobenou hranou taktovacieho (synchronizanho) impulzu. Doba presahu thold je asov interval, poas ktorho mus informcia na dtovom vstupe zotrva po skonen nbehu, prpadne dobehu taktovacieho (synchronizanho) impulzu. Maximlna frekvencia hodinovch impulzov fhod udva maximlnu pouiten frekvenciu taktovacieho signlu.

15.7 Charakteristiky logickch integrovanch obvodov Vlastnosti logickch integrovanch obvodov vyplvaj zo zkladnch charakteristk. Najastejie sa uvdza prenosov, vstupn, vstupn a odberov charakteristika. Uveme funkn zvislosti jednotlivch charakteristk. 15.7.1 Prenosov charakteristika Je zvislos vstupnho naptia od vstupnho naptia UO = f(UI) pri uritom napjacom napt a zai. Typick priebeh prenosovej charakteristiky je na obr.15.17. Mono z nej uri rozptie vstupnho a vstupnho naptia pre logick rove L a H. Strm as charakteristiky prislcha oblasti rozhodovacieho vstupnho naptia cca 1,4 V, v ktorej s tranzistory v aktvnej oblasti. Z dvodu vraznho stpnutia prdovho odberu (otvoren s oba koncov tranzistory) je iadce, aby prechod uvedenou oblasou bol o najrchlej. Prenosov charakteristika nesmie vyboi z oblasti vymedzenej vyrafovanmi hranicami, ktor je uren hodnotami logickej rovne L a H pre vstupn a vstupn naptie. Z charakteristiky mono uri rozhodovaciu rove vstupnho naptia a statick odolnos proti rueniu. V kontruknch katalgoch sa uvdza niekoko zvislost prenosovej charakteristiky pri rznych teplotch. 15.7.2 Vstupn charakteristika Je zvislos vstupnho prdu na vstupnom napt II = f(UI). Typick priebeh zvislost je na obr.15.18. Pre oblas naptia UIH teie do vstupu logickho lena nepatrn prd IIH. Zvyovanm vstupnho naptia UI > 5,5 V hroz prierez

Obr. 15.17. Prenosov charakteristika TTL obvodu

Obr. 15.18. Vstupn charakteristika TTL obvodu


Logick obvody

kap 15

vstupnch emitorov. Pri napt UIL teie zo vstupu prd IIL = -1 mA (zmena polarity), ktor je uren obmedzovacm odporom R1 v bze viacemitorovho tranzistora obr.15.11. Dleit je oblas UI < 0, kde hroz znienie vstupnch emitorovch priechodov v dsledku nadmernch prdov. Preto sa doporuuje chrni vstupy logickch obvodov pred zpornm naptm. Zvislos je potrebn pri urovan zaaitenosti vstupov logickch obvodov a urovan logickho zisku N. 15.7.3 Vstupn charakteristika Je zvislos vstupnho naptia na vstupnom prde U0 = f(I0). Udvaj sa dve charakteristiky. Jedna z nich je zvislos vstupnho naptia UOH, pri rovni logickej jednotky, na vstupnom prde I0. Typick priebeh je na obr.15.19, kde je uveden aj schma zapojenia pri meran. Z charakteristiky mono odta maximlny odoberan prd pri minimlnej hodnote naptia na vstupe pre rove H. Na obr.15.20 je zvislos vstupnho naptia UOL, pri rovni logickej nuly, na vstupnom prde I0. Mono odta maximlny odoberan prd pri maximlnej hodnote naptia na vstupe pre rove L. Z uvedench charakteristk mono zisti prdov zaaitenos vstupov. Ak zapjame logick obvody za sebou, potom logick zisk N mono vypota pre rove H na vstupe N = IOH/IIH, pri napt UOH = 2,4 V. Pre rove L na vstupe bude logick zisk N = IOL/IIL, pri napt UOL = 0,4 V. Pri praktickom pouit potame potom s menou hodnotou logickho zisku N.

Obr. 15.20. Vstupn charakteristika pri rovni

logickej nuly

Obr. 15.19. Vstupn charakteristika pri rovni logickej jednotky

Z charakteristiky na obr.15.19 mono tie zisti skratov prd IOS (pri UOH = 0). Vrobca povouje trval skrat len na jednom vstupe integrovanho obvodu z dvodu skratovho vkonu a nslednho ohrevu.

15.7.4 Odberov charakteristika Prdov odber logickho lena je rzny pri rovni L a H na vstupe. Odberov charakteristika je zvislos odoberanho prdu na vstupnom napt ICC = f(UI). Typick priebeh je na obr.15.21, kde je uveden aj schma zapojenia meran. Odber napjacieho prdu ICCL pri rovni L na vstupe je v ako prd ICCH, kde je vstup na rovni H. V okol rozhodovacej rovne (cca 1,4 V) dochdza k vraznmu stpnutiu (pike) odoberanho prdu. Je to spsoben krtkodobm otvorenm oboch koncovch tranzistorov (obr.15.11, tranzistory T3, T4). Hodnota prdu je obmedzen len odporom R4. Prdov pika niekokokrt prevyuje kudov odber, psob ruivo a ri sa napjacmi prvodmi. Nepriazniv vplyv sa potla dostatone dimenzovanm zdrojom, blokovanm napjacch prvodov k

Obr. 15.21. Odberov charakteristika TTL obvodu


Logick obvody

zemi, kapacitami (nboj na kondenztore dotuje nrast prdovho odberu). Preto je snaha prechdza uvedenou oblasou o najrchlejie. Z toho plynie poiadavka na nben a doben hrany impulzov vstupnho naptia.

15.8 Varianty logickch lenov TTL Okrem zapojenia logickho lena uvedenho na obr.15.11, ktor sa najastejie pouva, s vyrban alie varianty zapojen. Zvuj tak pouitenos truktry TTL z hadiska vej zaaitenosti, rozrenia realizovatenosti logickch funkci, i pouitia trojstavovho vstupu.

15.8.1 Logick len TTL so zvenm logickm ziskom Zapojenie obvodu je na obr.15.22. Rozdiel oproti zkladnmu (tandartnmu zapojeniu na obr.15.11) je v tom, e vstupn tranzistor T4 je buden z pomocnho tranzistora T3, s ktorm tvor Darlingtonovo zapojenie zosilovacch stupov. Tie sa zmen vekos obmedzovacieho odporu v kolektore tranzistora T4. Taktie nie je potrebn posvacia dida D. Zapojenie zvyuje zaaitenos obvodu na vstupe, kde logick zisk N = 30. Uveden zapojenie m napr. integrovan obvod MH 7440, kde sa nachdzaj dva takto logick leny.

Obr. 15.22. TTL obvod so zvenm logickm ziskom 15.8.2 Logick len TTL s otvorenm kolektorovm vstupom Zapojenie obvodu s otvorenm kolektorovm vstupom je na obr.15.23. Medzi vstup Y a napjaciu svorku UCC je potrebn zapoji zvonku zaaovac odpor RZ. Jeden samotn obvod realizuje funkciu NAND. Vstupy jednotlivch lenov s otvorenm kolektorovm vstupom mono spja paralelne k jednmu spolonmu zaaovaciemu odporu RZ aj v prpade, e na vstupoch s rozdielne logick rovne. Paralelne spojen vstupy vytvraj spolu s odporom RZ logick sin AND, tie nazvan montny len. Pre spojenie logickch lenov na obr. 15.24, bude funkcia Y = AB . CD . EF = AB + CD + EF, o je vlastne funkcia AND-NOR.

O

Obr. 15.23. TTL obvod s otvorenm kolektorovm

vstupom br. 15.24. Spjanie logickch lenov s otvorenm

kolektorovm vstupom

Obvody sa asto pouvaj na pripojenie ku signlovej zbernici, kde je pripojench viac zdrojov informcie (a tie viac vstupov na prijmanie informcie) ako je to znzornen na obr.15.24. Vekos odporu RZ sa vol tak, aby pri rovni H na vstupe nekleslo naptie pod minimlnu dovolen hodnotu a pri rovni L na vstupe nesmie vystpi naptie nad maximlnu dovolen hodnotu. Hodnotu odporu RZ urme zo vzahov


Logick obvody

kap 15

Rzmin = (UCCmax UOL) / (IOL k IIL ), Rzmax= (UCCmin UOH) / (n IOH+ k IIH) (15.6) kde UCCmax, UCCmin rozsah napjacieho naptia, UOL, UOH vstupn naptie pri rovni L a H, IOL, IOH vstupn prd pri rovni L a H, IIL, IIH vstupn prd pri rovni L a H, n poet paralelne spojench vstupov, k poet paralelne spojench vstupov Obvody s otvorenm kolektorovm vstupom maj v porovnan so tandardnmi obvodmi horie spnacie vlastnosti. Prinou je zaaovac odpor RZ, ktor predstavuje vlastne vntorn odpor vstupu. Nepriaznivo sa to prejavuje hlavne pri prechode vstupu z rovne L do H.

15.8.3 Logick len TTL AND - NOR Realizuje negovan set sinov. Obsahuje dvojvstupov sinov sekcie s monosou rozrenia o aliu sinov sekciu pomocou Expandora. Schematick zapojenie obvodu spolu so schematickou znakou je na obr.15.25. Obvod realizuje logick funkciu AND - NOR vyjadren Y = A1A2 + B1B2 + X. Na vstupy X, X sa pripja obvod Expandor. Ak nie je pripojen X = 0. Elektrick zapojenie vychdza zo zkladnho zapojenia obvodu TTL, rozrenho o sinov sekciu, obr.15.26. Tranzistory T1 a T4 vytvraj logick sin, T2 a T3 logick set a T5, T6 negciu (aktvny vstup). Na kolektor a emitor tranzistorov T2 a T3 mono pripoji expandory, ktor predstavuj alie logick siny. Pouitm logickch lenov AND-NDR mono vhodne realizova napr. kompartor dvoch premennch s funkciou ekvivalencie Y = B + AB (na vstupe je rove H, ak maj oba vstupy rovnak rovne) alebo obvod Exclusive OR s funkciou neekvivalencie

Obr. 15.25. Schematick zapojenie obvodu AND - NOR,

schematick znaka

Obr. 15.26. Zapojenie TTL obvodu AND - NOR

Y = A B + AB (na vstupe je rove H, ak maj vstupy rozdielne rovne). 15.8.4 Logick len TTL Expandor Predstavuje samostatn vstupn sinov as, obsahuje niekoko vstupov (4) a vstupn obvod s otvorenm kolektorom K a otvorenm emitorom E. Zapojenie a schematick znaka je na obr.15.27.

Obr. 15.27. Logick len TTL

Expandor


Logick obvody

Obvody sa pouvaj k rozreniu funkcie obvodov AND-NOR, kde sa pripjaj k bodom K a E, obr.15.26. Expandory uvedenho zapojenia mono poui tie na realizciu Schmittovho preklpacieho obvodu. Zapojenie je na obr.15.28.

Obr. 15.28. Schmittov preklpac obvod realizovan pouitm expandorov

15.8.5 Logick obvod TTL s trojstavovm vstupom V obvode je rove vstupnej premennej U0 definovan tromi stavmi, a to rovou L (logick nula), rovou H (logick jednotka) a odpojenm vstupom (stav vysokej impedancie). Zapojenie obvodu s trojstavovm vstupom je na obr.15.29. tandardn zapojenie TTL obvodu (obr.15.11) je doplnen tranzistormi T5 a T6, ktor zaisuj uzavretie oboch vstupnch tranzistorov T3 a T4. Tm sa dosiahne stav vstupu Y s vysokou impedanciou (vstup odpojen). Signl na vstupe E (Enable), pri rovni H otvor tranzistory T5 a T6, m pripoj na zem bzu tranzistora T3 a T4. Potom obvod z hadiska svojho vstupu sa jav ako odpojen. Ak vstup E m rove L, potom tranzistory T5 a T6 s uzavret a signly z emitora a kolektora tranzistora T2 sa prenaj na bzu vstupnch tranzistorov T3 a T4. Zapojenie sa pouva v pamovch lenoch alebo v obvodoch, ktor sa pripjaj na zbernicu. Ak pouvame obvody s otvorenm kolektorovm vstupom pripojen na zbernicu, nie je potrebn zapja zaaovac odpor RZ.

Obr. 15.29. Obvod TTL s trojstavovm vstupom

15.8.6 Porovnanie parametrov TTL obvodov Okrem tandardnch obvodov (kap.15.5) s vyrban alie TTL obvody, ktor sa lia v statickch a dynamickch parametroch.

IOL IOH IIL IIH tP n P fmax [mA] [A] [mA] [A] [ns] [mW] [MHz]

N 16 400 1,6 40 12 10 10 25 L 3 100 0,2 10 33 1 1 5 H 20 500 2,0 50 6 10 20 50 S 20 100 2,0 50 3 10 20 125

LS 20 100 0,2 10 10 10 15 100

Obr. 15.30. Porovnanie parametrov TTL obvodov


Logick obvody

kap 15

Prehad jednotlivch typov TTL obvodov (uvdzan s prklady obvodov MH 74, teda pre rozsah pracovnch teplt 0 +70 C, rozdelenie plat rovnako pre obvody MH 54 a MH 74) je nasledovn: Logick obvody MH 74 ... tandardn rad MH 74L.. s malou spotrebou (Low Power) MH 74H.. s vysokou spnacou rchlosou (High Speed) MH 74S.. rchle so Schottky priechodmi MH 74LS. kombincia typu L a S Za uvedenm oznaenm nasleduje dvojcifern alebo trojcifern slo, ktor oznauje konkrtny typ TTL (obr.15.30). Pre obvody tandardnho radu, niekedy oznaenho N, s parametre a charakteristiky uveden v kap.15.5, zapojenie obvodov vychdza z principilnej schmy obr.15.11, kde zklad tvor viacemitorov tranzistor a aktvny vstup. Obvody s malou spotrebou (L) maj rovnak zapojenie ako tandardn, odpory maj vak viu hodnotu (pribline 10x). Maj men stratov vkon (pribline 10x), men logick zisk a viu dobu oneskorenia (3x). Obvody s vysokou spnacou rchlosou (H) maj menie hodnoty odporov, kad vstup viacemitorovho tranzistora je chrnen didou proti zpornm naptiam (katda na emitore, anda nulov napjac bod), vstup je z dvodu vej zaaitenosti pri rovni H zapojen v Darlingtonovom zapojen tak, ako pri obvode so zvenm logickm ziskom na obr.15.22. Obvody s vysokou spnacou rchlosou so Schottky priechodmi (S) vyuvaj vlastnost Schottky didy (priechod polovodi - kov), kde nevznik nadbyton nboj. Doba zostavenia je minimlna, nevznik prestenie bzy. Namiesto normlnych tranzistorov je pouit kombincia Schottky dida - tranzistor. Pripojenm Schottky didy k tranzistoru, obr.15.31 a), dostvame tranzistor, ktor sa obyajne oznauje Schottky tranzistor, obr.15.31 b). U Schottky tranzistoru sa dosahuje vemi krtkych spnacch db (menej ako 1 ns). Na obr. 15.31 c) s uveden voltamprov charakteristiky kremkovej a Schottky didy. Paraleln spojenie Schottky didy s priechodom kolektor - bza kremkovho tranzistora zabrni nastenie tranzistora a tm dochdza ku skrteniu jeho spnacch db. Obvody TTL s pouitm uvedench tranzistorov sa oznauj S-TTL. Pred zpornou polaritou signlu s tie chrnen vstupy Schottky didami. Obvody so Schottky priechodmi a s malou spotrebou (LS) maj spotrebu vstupov ako u oboch L (elementrny vstup m 10 x men ako tandartn). Logick zisk je zrovnaten so tandartnmi obvodmi, spnacia rchlos zodpoved rchlym obvodom (S). Obvody sa pouvaj stle astejie pre svoju rchlos, nzku spotrebu vstupov a mal stratov vkon. Integrovan obvody kategrie B so zvenou spoahlivosou maj na konci typovho oznaenia psmeno S (napr.MH 7400 S).

Obr. 15.31. Tranzistor so Schottky didou a jeho voltamprov

charakteristika

15.9 Integrovan logick obvody MOS K popsaniu logickch obvodov s tranzistormi MOS, uveme najskr zkladn vlastnosti tchto tranzistorov. Prd pretekajci cez tranzistor MOS v kanle kolektor - emitor sa riadi naptm na bze tranzistora, teda je riaden poom. Vplyvom toho m tranzistor MOS vek hodnotu odporu (1010 a 1015 ohmov) a preto nezaauje obvody, na ktor je pripojen. Na rozdiel od bipolrnych tranzistorov, v ktorch sa uplatuj tak majoritn, ako aj minoritn nosie, v tranzistore MOS sa uplatuj len majoritn nosie. Je to teda unipolrny tranzistor. Existuj dva typy tranzistorov MOS, tranzistor s kanlom N (N MOS) a tranzistor s kanlom P (P MOS). Tranzistor N MOS je otvoren (vedie) vtedy, ke naptie bza - emitor UGS je kladn a tranzistor P MOS je otvoren (vedie) vtedy, ke naptie bza - emitor UGS je zporn. Tranzistor P MOS a N MOS je zatvoren, ke naptie medzi bzou (gate) a emitorom (source) je nulov. Uveden podmienky platia pre tranzistor MOSFET s indukovanm (obohatenm) kanlom.


Logick obvody

Dleitm parametrom je prahov naptie UT, vzahuje sa na priechod bza - emitor, ktor umouje pre konkrtne naptie UGS uri, i je tranzistor otvoren alebo zatvoren. Pre tranzistory P MOS bva UT pribline -4 V, pre N MOS je UT pribline +2 V. Ak tranzistor MOS je otvoren, jeho odpor je 10 ohmov a 10 kohmov, v zatvorenom stave je jeho odpor 1010 a 1015 ohmov. To umouje vyuva tranzistor MOS aj vo funkcii rezistora. Na obr.15.32 je schma invertora (negtora). Uvaujeme, e prahov naptie UT = 2 V, UDD=+5 V. Predpokladme pouitie tranzistorov N MOS. truktry s tranzistormi P MOS vyaduj zporn napjacie naptie a asto pracuj s negatvnou logikou (logick jednotka je zpornejia ako logick nula). Invertor na obr.15.32 tvoria dva tranzistory, tranzistor T1 m bzu (gate) trvale pri pojen na kolektor (drain), take vedie tr vale. Ak je na vstupe A tranzistora T2 naptie menie ako UT (logick nula) tranzistor je uzavret a na vstupe Y je naptie pribline UDD (logick jednotka). Ak je vstupn naptie vie ako UT (logick jednotka), potom T2 je otvoren a na vstupe Y je naptie blzke nule (logick nula). Obvod teda realizuje funkciu Y = A. Tranzistory musia vak by vytvoren (na ipe) tak, e odpor otvorenho tranzistora T2 je ovea men ako odpor trvale otvorenho tranzistora T1. Na obr.15.33 a) je zapojenie logickho lena NAND. Aj v tomto obvode psob tranzistor T1 ako pracovn (zaaovac) odpor. Sriov zapojenie tranzistorov T2 a T3 zodpoved logickmu sinu (podobne mono realizova aj s bipolrnymi tranzistormi) a ich pripojenie k tranzistoru T1 spsob, e vstupn naptie Y bude na rovni logickej nuly len vtedy, ke obidva tranzistory T2 a T3 bud sasne otvoren, teda bud ma na svojich vstupoch logick jednotky. Zkladnm problmom je dosiahnutie nzkej hodnoty naptia na vstupe, pretoe bytky napt UDS jednotlivch tranzistorov sa staj (problm pri viacvstupovom logickom lene). Ak bude ubovoln tranzistor T2 alebo T3 zatvoren (logickou nulou na vstupe), bude na vstupe Y rove logickej jednotky.

Obr. 15.32. Zapojenie invertora N

MOS

Obr. 15.33. Zkladn logick leny NAND a NOR

Analogicky mono zisti innos obvodu NOR, obr.15.33 b). Vstupn naptie dosiahne rove logickej nuly vtedy, ak aspo jeden z tranzistorov T2, T3 bude otvoren vstupnou rovou logickej jednotky. Naptie na vstupe Y bude na rovni logickej jednotky, ak bud obidva tranzistory T2 a T3 zatvoren logickou nulou na vstupe. Rovnak bude aj zapojenie logickch lenov s tranzistormi P MOS. Odlinos je v tom, e napjacie naptie UDD mus by zporn, prahov naptie je tie zporn (-4 V). Obvody MOS s kanlom P sa obyajne pouvaj s negatvnou logikou. Na obr.15.34 s uveden alie mon zapojenia logickch lenov, ktor vznikn paralelnm a sriovm spojenm tranzistorov P MOS, prpadne je pouit tranzistor ako invertor. Konkrtna realizcia logickch obvodov integrovanmi obvodmi MOS zvis nielen od technolgie, ale aj od pouitej logiky. Poda toho rozdeujeme logick integrovan obvody MOS na statick a dynamick.


Logick obvody

kap 15

Statick (jednosmern) obvody MOS s schopn trvale uchova signl logickej nuly alebo jednotky, km je obvod pripojen k napjaciemu naptiu UDD. Svojm charakterom zodpovedaj logike pouvanej v integrovanch obvodoch realizovanch bipolrnou technolgiou. Typick zapojenia statickch obvodov MOS s na obr.15.32 a 15.34. Dynamick (striedav) obvody MOS nie s principilne realizovaten logickmi lenmi s bipolrnymi tranzis-tormi. Vyuvaj kapact obvodov MOS ako krtkodobej pamti. Tieto kapacity slia potom ako prechodn pam prenanej informcie. Pretoe zdroj nie je zaaovan logickm lenom trvale, dochdza pri dynamickej logike k znanej spore energie. Hlavnm prnosom dynamickej logiky je schopnos zachova, prpadne zvi spnaciu rchlos pri zmenenom prkone.

Obr. 15.34. Zapojenie kombinovanch logickch lenov

stu a sinu s tranzistormi P MOS

Dynamick logick obvody boli vyvinut s cieom zni vek spotrebu energie statickch obvodov, zaprinen odberom prdu z napjacieho zdroja cez zaaovac tranzistor T1 a vodiv tranzistor T2, resp. T3 ovldan signlom na vstupoch A a B, obr.15.33. Zodpoved to stavu, kedy je na vstupe logickch lenov logick nula. Zapojenie invertora dynamickch pomerovch logickch obvodov s pouitm tranzistorov P MOS (zporn napjacie naptie, negatvna logika) je na obr.15.35. Charakteristickm rysom je, e zaaovac tranzistor T2 sa spna hodinovmi impulzami TC, take sa stva vodivm len poas trvania hodinovch impulzov. Vedie to k zneniu spotreby energie v pomere T0/T, kde T0 je rka hodinovho impulzu a T je perida hodinovch impulzov. Tranzistor T1 predstavuje spna, ktorho stav je zvisl jednak na hodnote naptia na vstupe A a tie na napt v bode X. Zaaovac tranzistor T2 a vzobn tranzistor T3 , ako sriov spna, sa sasne otvraj taktovacm (zpornm) impulzom TC. V okamihu privedenia taktovacieho impulzu sa tranzistory T2 a T3 otvraj a naptie v bode X dosahuje pribline hodnoty napjacieho naptia -UDD. Ak je na vstupe A zporn naptie (logick jednotka), tranzistor T1 sa otvra a naptie v bode X klesne na nulu. Cez otvoren tranzistor T3 sa behom trvania taktovacieho impulzu prenesie potencil bodu X na kapacitu C, tvoren riadiacou elektrdou nasledujceho logickho lena, kde zostane a do prchodu alieho taktovacieho impulzu. Kapacita C vykonva tak funkciu vntornej pamti.

Obr. 15.35. Princp dynamickej logiky invertora

Na podobnom princpe pracuj aj zapojenia dynamickch logickch obvodov realizujce logick funkcie NOR a NAND, v negatvnej logike, obr.15.36. Zapojenie logickch lenov OR a AND pracujcich na princpe dvojfzovej dynamickej pomerovej logiky je na obr.15.37. Pouva dva taktovacie impulzn signly (dvojfzov hodiny) TC1 a TC2, ktor sa privdzaj striedavo za sebou.


Logick obvody

Logick len OR sa sklad z lena NOR a INVERT-ora. Priom NOR je riaden taktovacmi impulzmi TC1, invertor taktovacmi impulzmi TC2. Impulz TC1 otvor zaaovac a vzbov tranzistor v asti NOR a logick hodnota z bodu

BAX += sa prenesie na kapacitu C1. Poas taktovacieho impulzu TC2 je otvoren zaaovac a vzbov tranzistor v asti INVERT. To spsob, e logick hodnota naptia na kapacite C1 sa v inverznom tvare prenesie na vstup Y logickho lena. V prpade, e je tto premenn privdzan na al dynamick logick len, tento bude op riaden vo vstupnej asti taktovacm impulzom TC1.

Obr. 15.36. Dynamick logick len NOR a NAND

Logick len AND sa sklad z lena NAND a INVERT-ora. Postupnos prenosu informcie z bodu B . AX = v zvislosti od signlu TC1 a TC2 je podobn ako v predchdzajcom prpade. tvorfzov logika pouva tyri taktovacie signly TC1, TC2, TC3 a TC4. Zapojenie logickho lena s priebehmi taktovacch impulzov je na obr.15.38. Obyajne sa pouva presah taktovacch impulzov, to znamen e impulzy TC1 a TC2 zanaj v rovnakom okamihu, ale TC2 m viu rku trvania. Krtko po skonen impulzu TC2, zanaj sasne impulzy TC3 a TC4, priom TC4 je op ir ako TC3. Princp odovzdvania informci medzi kaskdne zapojenmi logickmi lenmi sa deje tak, e taktovacie impulzy TC1 a TC3 nahrdzaj zdroj napjacieho naptia. Energia pre nabjanie vstupnch kapact sa odober zo zdroja taktovacch impulzov. Tranzistory prenaj vemi mal energiu (nabjacie a vybjacie prdy kapact do 0,5 pF). Maj vemi mal rozmery a tm sa dosahuje vekej hustoty siastok. Tranzistory T1 a T2 mu by tie nahraden sriovm (logick sin) alebo paralelnm (logick set) zapojenm tranzistorov poda potreby realizovanej logickej funkcie. Tranzistory T3 a T4 pracuj ako vzbov tranzistory pre signly TC2 a TC4, tranzistory T5 a T6 s vo funkcii zaaovacch tranzistorov.

Obr. 15.37. Dynamick dvojfzov logika, zapojenie logickch lenov

OR a AND, priebeh dvojfzovch taktovacch impulzov


Logick obvody

kap 15

Obr. 15.38. Dynamick tvorfzov logika, zapojenie a priebeh taktovacch impulzov

15.10 Integrovan logick obvody CMOS Integrovan obvody s komplementrnymi tranzistormi MOS sa veobecne oznauj ako obvody CMOS. S zostaven z tranzistorov MOSFET s vodivosou kanlov typu N a P. Integrovan obvody CMOS sa vzhadom k obvodom zhotovench inmi technolgiami lia hlavne tm, e maj vemi mal prkon v statickom reime, vek rozsah napjacch napt, jednoduch napjanie, vek umov imunitu, vek rozsah pracovnch teplt, mal oneskorenie signlu zo vstupu na vstup. Zkladnm stavebnm prvkom logickch obvodov CMOS je inventor, ktor je zostaven z komplementrnej dvojice tranzistorov MOSFET s kanlom P (P MOS) a s kanlom N (N MOS), obr.15.39.

Obr. 15.40 Oznaenie obvodovch velin tranzistora

MOSFET s kanlom P (P MOS) a MOSFET s kanlom N (N MOS) Obr. 15.39 Logick len invertor CMOS

Oznaenie jednotlivch obvodovch velin pre MOSFET s obohatenm (indukovanm) kanlom P a N je na obr.15.40. Voltamprov charakteristika obohatenho typu tranzistora MOSFET je na obr.15.41. Obohaten tranzistor MOSFET vedie, ak je UG vie ako prahov naptie UT, ochudobnen tranzistor vedie u pri UG = 0 a kolektorov prd ID je mon potom zmeni privedenm opanej polarity naptia UG.

Obr.15.41. VA charakteristika obohatenho tranzistora MOSFET


Logick obvody

Prahov naptie UT je naptie riadiacej elektrdy, pri ktorej tranzistor zane vies prd a je dan pouitm materilom a technolgiou. Pri menom napt riadiacej elektrdy je MOSFET nevodiv. Pri nesaturovanom stave kanla plat |UDS| < |UG - UT|. Pri saturovanom stave sa pri zvujcom sa napt UDS u podstatne nemen kolektorov prd ID . Pri nesaturovanom stave sa prd ID znane men so zmenou naptia UDS, pri kontantnom napt UG (v saturovanom stave |UDS| > |UG - UT| ). Na obr.15.42 je napov a prdov prenosov charakteristika invertora zostavenho z komplementrnej dvojice tranzistorov MOSFET. Charakteristiku mono rozdeli na p oblast, v ktorch s vyjadren stavy tranzistorov T1 aT2. Ak je vstupn naptie U1 menie ako prahov naptie UTn tranzistora T2 s kanlom N, tranzistor nevedie, pretoe na jeho riadiacej elektrde je naptie blzke nule. Tranzistor T1 s kanlom P je v nesaturovanej oblasti. Na vstupe bude naptie pribline rovn UOD, pretoe tranzistor s kanlom N m oproti tranzistoru s kanlom P vek odpor. Uveden podmienky zodpovedaj oblasti I. Ak sa bude naptie U1 zvova, dostaneme sa do oblasti II, kde tranzistor T2 je v saturovanom stave a tranzistor T1 v nesaturovanom stave. V oblasti III s obidva tranzistory v saturovanom stave a tvoria dokonal zdroj prdu, oblas sa vyznauje vekm napovm ziskom. V oblasti IV prechdza tranzistor T2 do nesaturovanho stavu a tranzistor T1 do saturovanho stavu. V oblasti V je tranzistor T1uzavret a tranzistor T2 je v nesaturovanom stave. Stavy tranzistora T1 a T2 mono vyjadri nasledovne:

Obr. 15.42 Napov a prdov prenosov charakteristika

invertora

Oblas naptie U1: tranistor.T1 tranzistor T2

I. 0 U1 UTn nesaturovan nevodiv II. U2 - |UTp| U1 UTn nesaturovan saturovan III. U2 - |UTp| U1 U2 + UTp saturovan saturovan IV. U2 + UTn U1 UDD - |UTp| saturovan nesaturovan V. UDD + |UTp| U1 UDD nevodiv nesaturovan Poznmka: V literatre sa asto vstupn naptie U1 oznauje UI (vstup - Input) a vstupn naptie U2 ako UO (vstup - Output). Zapojenie logickch lenov NAND a NOR pouitm logickch obvodov CMOS je na obr.15.43. U logickho lena NOR bude na vstupe Y logick jednotka (+UDD) len vtedy, ak bud tranzistory T1 a T2 vodiv a T3 a T4 nevodiv. Podmienka bude splnen, ak vstupy A a B bud v logickej nule (potencil zeme). Vstup Y bude v logickej nule, ak bude aspo na jednom vstupe logick jednotka. Ak napr. vstup A = 1, potom tranzistor T3 bude vodiv, T1 nevodiv. Tranzistory T1 a T2 plnia funkciu sriovch odporov, ktorch hodnoty zvisia od rovn na vstupoch A a B.

Obr. 15.43. Zapojenie logickch lenov NAND a NOR pouitm

obvodov CMOS


Logick obvody

kap 15

U logickho lena NAND bude na vstupe Y logick nula, ak bud vodiv tranzistory T3 a T4. Podmienka bude splnen, ak na vstupoch A a B bude logick jednotka, o sasne zabezpe uzatvorenie tranzistorov T1 a T2. Ak bude aspo na jednom vstupe logick nula, vstup Y prejde do logickej jednotky. Napr., ak A = 0, potom tranzistor T4 bude nevodiv a T1 bude vodiv o zabezpe logick jednotku na vstupe Y. Prenosov charakteristika logickho obvodu CMOS pre rzne hodnoty napjacieho naptia je na obr.15.44. Rozhodovacia rove na vstupe sa rovn pribline 45% napjacieho naptia. Odolnos proti rueniu: Odstup ruivch signlov u obvodov CMOS je zvisl na napjacom napt, logickom zisku, zdroji ruenia, tvaru ruivho signlu a pod. Je to problm, pri ktorom je potrebn pota s mnohmi premennmi. Vhodn je problm ruivch signlov pecifikova na: odstup jednosmernch ruivch signlov odstup striedavch ruivch signlov

odstup energie ruivch signlov

Pri ruen jednosmernm signlom vychdzame z obr.15.45, kde je repektovan aj rozptyl prenosovch charakteristk. Obvod men stav na vstupe vplyvom ruiaceho signlu, ak sa pracovn bod dostane do miesta, kde zisk obvodu A = d U2/ d U1 = 1. Ak UOH je minimlna hodnota naptia na vstupe pri rovni H, UOL je maximlna hodnota naptia na vstupe pri rovni L, UIH min je minimlne vstupn naptie, ktor je ete vyhodnoten ako rove H, UIL max je maximlne vstupn naptie, ktor je ete vyhodnoten ako rove L, potom maximlna hodnota ruivho naptia na vstupe pri rovni L je dan UNIL = |UIL max - UOL| maximlna hodnota ruivho naptia na vstupe pri rovni H je dan UNIH = |UOH - UIH max|. Typick hodnota rozhodovacieho naptia na vstupe je 45% napjacieho naptia. Oblas medzi hodnotami naptia UILmax a UIH min na obr.15.46 je pre logick rovne nedefinovan. U obvodov CMOS vina vrobcov zaruuje sprvnu innos obvodu pre rozsah naptia na vstupe pri rovni signlu L UIL < 0,3 UDD a pri rovni H UIH > 0,7 UDD. Z toho vyplva odstup ruivch signlov pribline 30% napjacieho naptia. Odstup striedavch ruivch napt vyjadruje vplyv ruenia na amplitdu a rku impulzu a je funkciou oneskorenia a doby prenosu impulzu na vstup logickho obvodu. Pri rke ruivho impulzu, vej ako doba oneskorenia tp, je prpustn amplitda ruivho signlu pribline rovn amplitde jednosmernho ruivho signlu. Pre rky ruivho impulzu, menie ako je doba oneskorenia, je prpustn amplitda o nieo via.

Obr. 15.44. Napov prenosov

charakteristiky logickho obvodu CMOS

Obr. 15.45. Defincia odstupu ruivho naptia

Obr. 15.46. Urenie odstupu jednosmernho ruivho

naptia

Chovanie logickch obvodov voi rueniu mono charakterizova prpustnou energiou ruivho signlu. Energia ruivho signlu je zvisl na amplitde ruivho naptia, impedancii vodiov, dobe odozvy obvodu a dke ruivho signlu.


Logick obvody

Charakteristick hodnoty logickch integrovanch obvodov CMOS rady MHB 4000 s nasledovn: Napjacie naptie UDD min. 3 V max. 18 V Vstupn naptie UI min. USS max. UDDVstupn naptie v stave L naprzdno UOL USS + 0,05 V Vstupn naptie v stave H naprzdno UOH UDD - 0,05 V Naptie na vstupe pre rove L UIL 30% UDD Naptie na vstupe pre rove H UIH 7 0% UDDOneskorenie vstupnho impulzu tpHL, tpLH 300 (UDD = 5 V) , tpHL, tpLH 110 ns (UDD = 5 V)

15.11 Porovnanie parametrov jednotlivch truktr logickch obvodov Z hadiska pouitia logickch obvodov pre rzne aplikcie je potrebn prihliada na ich medzn, statick a dynamick parametre. Na obr.15.47 je uveden porovnanie parametrov jednotlivch truktr logickch obvodov.

truktra Logick funkcia

Montne leny

Oneskorenie Tp [ns]

Logick zisk N

umov odolnos

Stratov vkonP [mW]

DTL NAND no 30 8 dobr 10 SCL NOR, OR no 1 10 dobr 50

CMOS NOR, NAND nie 70 50 vemi dobr 0,01 PMOS NAND nie 300 20 horia 5 TTL NAND, NOR no 12 10 (30) vemi dobr 10

STTL NAND no 3 10 vemi dobr 20 Obr. 15.47 Porovnanie parametrov jednotlivch truktr logickch obvodov Literatra ku kapitole 15 [1] HRIANKA, M.: Elektronick logick obvody, uebn texty, VDS ilina 1992 [2] FRITACK, N., KOLESR, M., KOLENIKA, J., HLAVAT, S.: Logick systmy, Bratislava ALFA, Praha SNTL 1990 [3] JAEGER, R.C.: Microelectronic Circuit Design, Mc Graw-Hill Comp. 1997


15 - Logické obvody

Documents