自己参照クロック技術とカスケード接続型時間差増幅器を用いた 参照クロック不要・高分解能オンチップタイミングジッタ測定回路 群馬大学大学院 針谷 尚裕 新津 葵一 櫻井 正人 平林 大樹 山口 隆弘 e-mail : [email protected] 研究代表者 : 小林 春夫 実装回路 Crosstalk Cancel 序論 Crosstalk Cancel 結論 タイミングジッタ測定の原理 Cumulative Distribution Function (CDF) Differentiate 0% 10% 50% 90% 100% Probability Distribution Function (PDF) DT Gaussian Fitting Obtain RMS Value (s) CUT(Clock Under Test) Ref. Clock Time Difference Between CUT & Ref. Clock, DT 従来手法と提案手法の比較 3T-Delay Latch OUT Delay [ps] 0 40 80 120 160 200 1473 1531 1513 1491 Count of Output Pulse Count of Output Pulse REF CUT CUT 0 40 80 120 160 200 Conventional (w/ Reference Clock) Proposed (w/ Self-Referenced Clock) Latch OUT T =500ps 2 Broadened by 実装回路 m bit Digital Code (CDF) Counter DT Counter Output m bit Digital Code (CDF) Counter DT Counter Output w/o Time Difference Amplifier (TDA) w/ Cascaded TDA 時間差増幅器によるジッタ増幅 時間差増幅器を用いたジッタ増幅により 28 fs 分解能を達成 ディジタル制御遅延線の分解能 : 4 ps 自己参照クロックによる分布の拡がり : x 4段のカスケード接続型時間差増幅器のゲイン : 約100 2 高ゲインの時間差増幅器は動作速度が低下 デューティサイクル補償 (670 MHz → 820 MHz) Jitter Amplification by TDA Time Resolution of Digitally-Controlled Delay Line PDF of Jitter (w/o TDA) PDF of Jitter (w/ TDA) デューティサイクル補償の必要性 4-Stage Cascaded TDA (Gain : a 4 ) a-Gain TDA aDT in a 4 DT in T out1 DT in out1 in1 in2 out2 T out2 a 4 DT in Pulse disappears out1 out2 in1 in2 a-Gain TDA a-Gain TDA a-Gain TDA Rising Edge Falling Edge Non-overlapped DT in デューティサイクル補償の効果 in1 in2 T out1 out1 in1’ in2’ out2 T out2 4-Stage Cascaded TDA (Gain : a 4 ) Duty Ctrl. Duty Ctrl. aDT in a 4 DT in DT in in1 in2 a 4 DT in in1’ in2’ a-Gain TDA a-Gain TDA a-Gain TDA a-Gain TDA DT in out1 out2 時間差増幅器のゲイン DT in [ps] DT out [ps] 500 -500 0 -5 5 ジッタ測定結果 0 1.5 2 Injected RMS Jitter [ps] 0 2.5 2 1.5 Measured RMS Jitter [ps] 2.5 : 820MHz Clock : 410MHz Clock テストチップ写真 Without TDA (490 mm 2 ) With TDA (1350 mm 2 ) Process : 65 nm CMOS Supply Voltage : 1.2 V 35 mm 14 mm 45 mm 30 mm 測定結果 ジッタ測定結果 0 1.5 2 Injected RMS Jitter [ps] 0 2.5 2 1.5 Measured RMS Jitter [ps] 2.5 : 820MHz Clock : 410MHz Clock Probability Distribution Function (PDF) Time [ps] -6 6 0 -3 3 A Timing Jitter PDF Measured by The Proposed Circuit (After Calibration of TDA) 2.36 ps RMS 1.67 ps RMS Timing Jitter Gaussian Fitting 2 1 Calibration for Self- referenced Clock Clock Frequency : 820 MHz Injected Timing Jitter : 1.61 ps RMS DTin [ps] DTout [ps] 500 -500 0 -5 5 Meas. CDF TDA’s gain Cumulative Distribution Function (CDF) Relative Delay [ps] 0 256 512 768 1024 Count of Output Pulse 0 1220 610 305 915 (0) (1T ) (0.5T ) (0.25T ) (0.75T ) Clock Frequency : 820 MHz まとめ 参照クロック不要,高分解能であるタイミングジッタ測定を実証 自己参照クロックは参照クロックの要求を取り除く カスケード接続型時間差増幅器により高分解能化が可能 65 nm CMOSで試作を行い,提案回路の効果を検証 1.61 ps RMSジッタ(誤差4%)の検出に成功 820 MHz ,28 fs 分解能 従来手法 (参照クロックあり) CUT Ideal Clock (Dotted Line) OUT’ Latch CUT -0.05T REF REF 1 提案手法 (参照クロックなし) Ideal Clock (Dotted Line) Delay of the Delay Line 1→2 3→3 6→5 研究背景・目的 200 fs RMSジッタを実現するようなADPLLが開発されている 低コスト(参照クロック不要),高分解能(200 fs以下)である オンチップタイミングジッタ測定回路が要求されている 従来手法は参照クロックを必要とし,分解能は400 fs 本研究 参照クロック不要,高分解能(28 fs)なオンチップタイミング ジッタ測定回路を実現した Period Jitter : J Timing Jitter : Df Df (0) Df (T) Df (2T) T±J 性能比較 Process This Work Conventional (1, IBM) Area Reference Clock w/o TDA w/ TDA 65 nm Conventional (2, Advantest) 130 nm 130 nm Unnecessary Necessary Unnecessary 3200 mm 2 117000 mm 2 + I/O Pad Measured Jitter Timing (Direct) Timing (S Period) Output Signal Digital Digital High-Speed Analog 490 mm 2 1350 mm 2 Frequency 2 GHz 2.5 GHz 3.5 GHz 820 MHz Resolution N/A 400 fs 2.8 ps 28 fs Timing ( Times) 2 オンチップジッタ測定の文献 This Work Unnecessary Digital 28 fs Conventional (1, IBM) Reference Clock Conventional (2, Advantest) Necessary Unnecessary Measured Jitter Timing (Direct) Timing (S Period) Output Signal Digital High-Speed Analog Resolution 0.4 ps N/A 本研究の狙い(文献[1]と比較) 自己参照クロック技術により,“参照クロック不要”の オンチップタイミングジッタ測定回路を実現 カスケード接続型時間差増幅器を用いて,高分解能(28 fs)を達成 Timing ( Times) 2 [1] K. Jenkins, et al., “An on-chip jitter measurement circuit with sub-picosecond resolution,” in Proc. European Solid-State Circuits Conf., Sep. 2005, pp. 157-160. [2] M. Ishida, et al., “A Programmable On-Chip Picosecond Jitter-Measurement Circuit without a Reference-Clock Input,” in Proc. IEEE Int. Solid-State Circuits Conf., pp. 512-513, Feb. 2005. 理論的背景(“ ”倍に拡がる理由) REF RMS REF RMS CUT RMS Skew f f s D D 2 ˆ 2 2 Latch CUT RMS f D REF RMS f D (Conventional [1]) (This Work) Random Skew Measurement by Latching [3, T. Yamaguchi, TCAD] RMS Value of Timing Jitter of Data, Clk Cross-correlation Coefficient, Latch CUT REF CUT RMS REF RMS f f D D CUT RMS Skew f s D ˆ Reference-Clock-Required Reference-Clock-Free 0 . 0 ] [ nT CUT REF f f D D Latch CUT nT-delay (n≥3) 2 2 0 ˆ nT CUT CUT Skew f f s D D CUT RMS CUT RMS f f D D 2 2 2 REF RMS CUT RMS REF RMS CUT RMS Skew f f f f s D D D D 2 ˆ 2 2 REF RMS CUT RMS REF RMS CUT RMS Skew f f f f s D D D D 2 ˆ 2 2 2 [3] T. J. Yamaguchi, et al., “Skew Measurement in Clock Distribution Circuits Using an Analytic Signal Method,” IEEE Trans. On CAD, vol. 23, no. 7, pp. 997-1009, Jul. 2004. 関連発表論文および特許出願 1) K. Niitsu, M. Sakurai, N. Harigai, D. Hirabayashi, T. J. Yamaguchi, and H. Kobayashi, "A Reference-Clock-Free On-Chip Timing Jitter Measurement Circuit Using a Cascaded Time Difference Amplifier in 65nm CMOS," accepted to IEEE/ACM Asia and South Pacific Design Automations Conf. (ASP-DAC 2012, University LSI Design Contest), Jan. 2012. 2) N. Harigai, K. Niitsu, D. Oki, M. Sakurai, T. J. Yamaguchi, and H. Kobayashi, "A Twistedly- Cascaded Time Difference Amplifier for High Robustness Against Process Variation," in Proc. Int. Conf. on Solid-State Devices and Materials (SSDM 2011), Sep. 2011, pp. 184-185. 3) M. Sakurai, K. Niitsu, N. Harigai, D. Hirabayashi, D. Oki, T. J. Yamaguchi, and H. Kobayashi, "Analysis of Jitter Accumulation in Interleaved Phase Frequency Detectors for High- Accuracy On-Chip Jitter Measurements," in Proc. Int. SoC Design Conf. (ISOCC 2011), Nov. 2011, pp. 146-149. 4) K. Niitsu, M. Sakurai, N. Harigai, T. J. Yamaguchi, and H. Kobayashi, "An On-Chip Timing Jitter Measurement Circuit Using a Self-Referenced Clock and a Cascaded Time Difference Amplifier with Duty-Cycle Compensation," in Proc. IEEE Asian Solid-State Circuits Conf. (A-SSCC 2011), Nov. 2011, pp. 201-204. 5) 新津葵一、針谷尚裕、櫻井正人、小林春夫、「時間差増幅回路」、 出願番号:特願2011-206258、出願日:平成23年9月21日 6) 新津葵一、小林春夫、「オンチップジッタデータ取得回路、ジッタ測定装置、及びその方法」、 出願番号:特願2010-219286、出願日:平成 22年9月29日