Murilo Soares Pereira, RA: 298468 Pedro Henrique de Freitas, RA: 321443 Experimento 06 Unidade Aritm´ etica Prof. Takashi Utsonomiya Universidade Federal de S˜ ao Carlos S˜ ao Carlos - SP
Murilo Soares Pereira, RA: 298468
Pedro Henrique de Freitas, RA: 321443
Experimento 06
Unidade Aritmetica
Prof. Takashi Utsonomiya
Universidade Federal de Sao Carlos
Sao Carlos - SP
Sumario
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1 Resumo
Neste experimento, serao utilizados componentes e tecnicas vistos anteriormente em
aulas passadas, envolvendo, portanto, todo o conhecimento adquirido ao decorrer da dis-
ciplina. Utilizaremos, em varias partes desde documento, dados e conclusoes obtidas em
relatorios anteriores ja avaliados e devidamente corrigidos pelo professor.
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2 Objetivos
O sexto e ultimo experimento da disciplina de Laboratorio de Circuitos Digitais teve
como objetivo implementar em circuitos logicos o funcionamento de uma Unidade Aritme-
tica de 4 bits, capaz de efetuar as operacoes de adicao e subtracao. A multiplicacao e a
divisao serao dadas por somas e subtracoes sucessivas, respectivamente.
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3 Componentes
• Prot-o-board
• Circuitos integrados (74LS83, 74LS86, 74LS173 e CD4511)
• Chaves DIP
• LEDs
• Multımetro
• Osciloscıpio
• Gerador de frequencias
• Fios
• Alicate
• Fonte de alimentacao (5V)
3.1 Descricao dos componentes utilizados
3.1.1 Circuito 74LS173 - Flip-flop tipo D
O circuito integrado 74LS173 e um registrador de 4 bits de alta velocidade que apresenta
outputs em tres estados para utilizacao em sistemas organizados em barramento. Seu
clock e ativado em borda de descida permitindo tanto o carregamento pelas entradas Di
ou o armazenamento da informacao (hold) dependendo no estado das Input Enable Lines
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(IE1, IE2). Um estado ALTO em quaisquer das Output Enable Lines (OE1, OE2) faz
com que as saıdas entrem num estado de alta impedancia sem afetar o estado atual da
memoria armazenada no circuito. Um sinal ALTO na entrada Master Reset (MR) reseta o
registrador independente do estado do clock (CP) ou das entradas Output Enable e Input
Enable. Seu diagrama logico e de pinagens pode ser representado a seguir:
Figura 3.1: Circuito integrado 74LS173
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Figura 3.2: Diagrama logico do 74LS173
MR CP IE ′1 IE ′2 Dn Qn
H x x x x L
L L x x x Qn
L u H x x Qn
L u x H x Qn
L u L L L L
L u L L H H
Tabela 3.1: Tabela de representacao do comportamento do 74LS173
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3.1.2 Circuito 74LS86 – Subtrator
O circuito 74LS86 e composto de quatro portas ou-exclusivo (XOR). A porta XOR
nos permite obtermos um resultado verdadeiro se, e somente se, a quantidade de entradas
verdadeiras na porta e ımpar. Para estuda-la, utilizamos, para tanto, o circuito integrado
74LS86, que possui 4 portas logicas XOR em seus terminais 1-3, 4-6, 10-8 e 13-11 como no
esquema a seguir:
Figura 3.3: Circuito integrado 74LS86
Tabela booleana Tabela de d.d.p. Tabela verdade
Input A Input B Output Input A Input B Output Input A Input B Output
0 0 0 0V 0V 0V F F F
0 1 1 0V 1V 1V F V V
1 0 1 5V 0V 1V V F V
1 1 0 5V 1V 0V V V F
3.1.3 Circuito 74LS83 – Somador
O circuito integrado 74LS83 e um somador binario que aceita dois numeros (A e B) de
4 bits e um carry in (C0, vem-um) como entradas. O 74LS83 produz uma soma na saıda
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de 4 bits e uma saıda carry out (vai-um). Seu esquema logico pode ser visto a seguir. Note
que o circuito e do tipo MSI (Medium-Scale Integration).
Figura 3.4: Circuito integrado 74LS83
Figura 3.5: Esquema logico do 74LS83
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Pino Sinal Entrada/Saıda Descricao
10 A0 E Parcela menos significativa
11 B0 E Parcela menos significativa
13 C0 E Transporte de entrada
8 A1 E Parcela
7 B1 E Parcela
3 A2 E Parcela
4 B2 E Parcela
1 A3 E Parcela
16 B3 E Parcela
9 S0 E Soma
6 S1 S Soma
2 S2 S Soma
15 S3 S Soma
14 C4 S Transporte de saıda
Tabela 3.2: Tabela de pinagens e conexoes para o 74LS83
3.1.4 Circuito CD4511 – Decodificador BCD de 7 segmentos
O circuito integrado CD4511 fornece as funcoes de um latch de armazenamento de 4
bits, um 8421 BCD-to-seven-segment-decoder, e capacidades de um controlador de saıda.
As entradas Lamp Test (LT), Blanking (BI), e Latch Enable (LE) sao utilizadas para
testar o display, desligar ou ajustar o brilho do display (atraves de PWM - pulse width
modulation) e armazenar o codigo BCD, respectivamente.
A representacao decimal num display de 7 segmentos e efetuada de acordo com a
seguinte tabela de comportamento, correspondente as saıdas do circuito CD4511 (Diagrama
de pinagens e tabela de comportamento mostrado a seguir), semelhante a de um circuito
74LS48:
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Figura 3.6: Circuito integrado CD4511
Entrada BCD Representacao decimal A B C D E F G
0000 0 1 1 1 1 1 1 0
0001 1 0 1 1 0 0 0 0
0010 2 1 1 0 1 1 0 1
0011 3 1 1 1 1 0 0 1
0100 4 0 1 1 0 0 1 1
0101 5 1 0 1 1 0 1 1
0110 6 0 0 1 1 1 1 1
0111 7 1 1 1 0 0 0 0
1000 8 1 1 1 1 1 1 1
1001 9 1 1 1 0 0 1 1
Tabela 3.3: Tabela de representacao decimal para o display de sete segmentos
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Entradas BI’/ Saıdas
LT RBI D C B A RBO a b c d e f g
00 H H L L L L H H H H H H H L
01 H X L L L H H L H H L L L L
02 H X L L H L H H H L H H L H
03 H X L L H H H H H H H L L H
04 H X L H L L H L H H L L H H
05 H X L H L H H H L H H L H H
06 H X L H H L H L L H H H H H
07 H X L H H H H H H H L L L L
08 H X H L L L H H H H H H H H
09 H X H L L H H H H H L L H H
10 H X H L H L H L L L H H L H
11 H X H L H H H L L H H L L H
12 H X H H L L H L H L L L H H
13 H X H H L H H H L L H L H H
14 H X H H H L H L L L H H H H
15 H X H H H H H L L L L L L L
BI H H X X X X L L L L L L L L
RBI H L L L L L L L L L L L L L
LT L X X X X X H H H H H H H H
Tabela 3.4: Tabela de representacao do comportamento do C4511
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4 Introducao Teorica
4.1 Somador Completo
Aquem do somador parcial, para somar numeros com varios bits e necessario somar
tambem o bit de transporte vindo do estagio anterior. Temos, portanto, tres bits a serem
somados: as parcelas Ai e Bi e o transporte Ci (vem-um), gerado pelo estagio anterior. O
somador deve gerar o bit de soma Si e o bit de transporte Ci+1 (vai-um) para o proximo
estagio. Estas operacoes se realizam segundo a tabela verdade abaixo:
Ai Bi Ci (Vem-um) Ci+1 (Vai-um) S
0 0 0 0 0
0 0 l 0 1
0 0 0 0 0
0 0 l 0 1
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Tabela 4.1: Tabela-verdade
4.2 Complemento de um numero binario
Complemento e a diferenca entre cada algarismo do numero e o maior algarismo possıvel
na base. Uma vantagem da utilizacao da representacao em complemento e que a subtracao
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entre dois numeros pode ser substituıda pela soma do primeiro numero com o segundo
numero em complemento.
4.2.1 Complemento de 1
A representacao em complemento de 1 de um determinado numero binario e obtida pela
negacao de todos seus bits. Ou seja, todo bit 0 passa a ser bit 1 e todo bit originalmente 1
passa a ser 0. Todos os n bits do numero devem ser negados, mesmo o bit de sinal. Desta
forma, ressalta-se que o numero 0 tem duas representacoes: 00000000 (+0) e 11111111
(-0).
4.2.2 Complemento de 2
A representacao em complemento de 2 e analoga a representacao em complemento de
1 mas tem a vantagem de possuir uma unica representacao para o numero 0. Uma maneira
de obter o complemento de 2 de um numero e tomar seu complemento de 1 e somar 1.
Subtracao utilizando complemento de 2
Para realizar a subtracao de dois numeros binarios pode-se utilizar a soma do primeiro
numero com o segundo em complemento de 2. O metodo consiste em somar o primeiro valor
com o segundo ja posto em seu complemento de 2. Se o bit de excesso (vai-1) ocorrer para
fora do numero significa que o dado obtido esta correto e e positivo. Se o bit de excesso
nao ocorrer para fora do numero, significa que o dado obtido deve ser complementado
(em complemento de 2) para estar correto. Feito isso, conclui-se que o numero obtido e
negativo.
4.3 Somador paralelo de 4 bits
Para fim do experimento, foi utilizado, para complecao do sistema somador, um so-
mador paralelo de 4 bits que funciona da seguinte forma: os bits do somador podem ser
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cascateados, conectando-se o transporte de saıda do primeiro estagio (bit menos significa-
tivo) com a entrada de transporte do segundo estagio, o transporte de saıda do segundo
com o transporte de entrada do terceiro e assim sucessivamente. O circuito integrado
74LS83 e um somador binario que aceita dois numeros (A e B) de 4 bits e um carry in (C0,
vem-um) como entradas. O 74LS83 produz uma soma na saıda de 4 bits e uma saıda carry
out (vai-um). Seu esquema logico e representacao de circuito integrado podem ser vistos a
seguir:
Figura 4.1: Circuito integrado 74LS83
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Figura 4.2: Esquema logico do 74LS83
4.4 Decodificador e display
O decodificador de 7 segmentos (componente CD4511) a ser utilizado neste experimento
e caracterizado por possuir saıdas que sao responsaveis pela ativacao de amplificadores de
corrente, pois esta e insuficiente para acionarmos um LED. Se o componente CD4511 tiver
uma saıda alta, um transistor e saturado e o LED recebe a corrente amplificada. Mas
caso o componente tiver uma saıda baixa, seu transistor e interrompido e o seu LED
correspondente se apaga, pois nenhuma corrente chegara ate ele.
O display de sete segmentos e um involucro com sete filamentos de leds, posicionados
de modo a possibilitar a formacao de numeros decimais e algumas letras utilizadas no
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codigo hexadecimal. A figura a seguir representa uma unidade do display generica, com a
nomenclatura de identificacao dos segmentos usual em manuais praticos.
Figura 4.3: Display de sete segmentos
4.5 Flip-flop tipo D
O flip-flop D constitui-se de um flip-flop tipo SR mas com suas entradas unificadas
(sendo uma negada), que elimina a desvantagem do SR de nao se poder utilizar o estado
indefinido, sendo esta possibilidade eliminada. Sendo assim, necessita-se apenas da entrada
de controle, C para que se possa manter o estado anterior ou transferir o sinal como
representado a seguir:
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Figura 4.4: Display de sete segmentos
C D Proximo estado
0 x Mantem o estado atual
1 0 0
1 1 1
Tabela 4.2: Tabela-verdade
4.6 Descricao da unidade aritmetica
A unidade aritmetica e composta por um bloco de operacao, composto pelos circuitos
somador e subtrator (74LS83 e 74LS86) e um registrador (74LS173), que armazena e car-
rega o resultado das operacoes obtidos do bloco de operacoes e o transmite para o display.
A montagem da unidade completa sera detalhada a seguir.
4.6.1 Montagem do bloco de operacoes
O bloco somador/subtrator e o bloco central de nossa unidade aritmetica. Ele sera o
responsavel por efetuar os processos aritmeticos de soma e subtracao que serao armazenados
no registrados e assim exibidos no display.
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O somador recebe entradas dadas pelas chaves DIP (entradas A) que realizara as
operacoes com as saıdas do circuito subtrator que, como dito antes, constitui-se de portas
XOR, e essas realizam suas operacoes com entradas dadas pelas chaves DIP (entradas B)
em pares com uma chave de controle que nesse experimento se comporta como um seletor
de operacoes. Se a chave de controle tiver uma entrada alta as entradas B fazem uma
operacao de XOR que complementa-as e assim complementadas entram em somatorio no
circuito somador, representando uma subtracao, porem para valores de operacoes em que
A < B a operacao representa um valor em complemento de 2, pois a representacao deveria
ser um numero negativo. O esquema de ligacao e dado a seguir:
Figura 4.5: Bloco somador/subtrator
4.6.2 Montagem do bloco do registrador
O bloco registrador de saıda e tambem um componente de memoria que utiliza o
circuito integrado 74LS173, tambem possuindo as entradas OE ′1 e OE ′2 aterradas para
sempre habilitar sua saıda, bem como a entrada MR’ aterrada para o circuito nao ser
resetado. As entradas IE ′1 e IE ′2 (pinos 10 e 9) serao conectadas a uma chave LO’ que
habilitara o carregamento do circuito, efetuado sempre que clock (pino 7) for acionado,
quando carregado o sinal de 4 bits e entao direcionado para o decodifcador e display.
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4.6.3 Montagem da unidade aritmetica
Ao fim da montagem e verificacao de cada bloco em separado, pudemos, com a se-
guranca de que nossos circuitos funcionavam, unifica-los num circuito unico para compor
a unidade aritmetica. Assim, conectamos todos circuitos entre si, conectamos o clock do
circuito registrador num gerador de frequencia e conectamos as chaves de ativacao sub-
sequentes (LA’, LB’, SU e EU), e suas interligacoes sao representadas a seguir:
Figura 4.6: Unidade aritmetica
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5 Tarefa
Como verificado em experimento, a unidade aritmetica nao funciona totalmente para
as operacoes de subtracao, uma vez que, quando o resultado representado deveria ser um
valor negativo o display representa o modulo desse valor em complemento de dois, e nota-se
que o LED referente ao valor de vai-um estabiliza em nıvel baixo, representando um valor
negativo.
A fim de corrigir o erro de mostragem para valores de resultado negativo, precisamos
implementar algo que realize o processo imverso de complemento de 2 para que o resultado
mostrado no display esteja correto, Essa necessidade de complemento ocorrera quando SU
estiver em 1, indicando subtracao e quando o bit vai-1 (pino 14 do somador) estiver em 0.
Assim, a ideia basica do circuito corrigido e usar uma porta AND determinando a condicao
do controle (SU) e do bit vai-1 onde e possıvel tambem a aplicacao de outro display para
indicacao de um sinal de negacao para o novo valor obtido.
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Figura 5.1: Unidade aritmetica
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6 Conclusao
No sexto experimento da disciplina de laboratorio de circuitos digitais verificamos o
funcionamento de uma unidade aritimetica, um sistema composto de duas unidades centrais
(sumador e subtrator) que relizam os calculos previstos alem de um registrador que carrega
o resultado do calculo e o transfere para o display de sete segmentos.
Particularmente, a implementacao da unidade aritmetica foi bastante satisfatoria, pois
representou a criacao de algo mais tatil, por ser uma unidade de um instrumento utilizado
no dia-a-dia que seria a calculadora.
Sendo assim, ao concluir o curso vemos a versatilidade dos circuitos digitais, que repre-
sentam os primordios da tecnologia moderna, e que nos possibilitam a criacao de diversos
dispositivos com as utilidades mais variadas.
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7 Bibliografia
• MALVINO e LEACH. Eletronica Digital: Princıpios e Aplicacoes.
• TOCCI, WIDMER E MOSS. Sistemas Digitais: Princıpios e Aplicacoes.
• DATASHEET CATALOG; 74LS173 - 4-BIT D-TYPE REGISTER WITH 3-STATE
OUTPUTS
http://www.datasheetcatalog.com/datasheets pdf/7/4/L/S/74LS173.shtml
• DATASHEET CATALOG; 74LS83 - 4-BIT BINARY FULL ADDER WITH FAST
CARRY
http://www.datasheetcatalog.com/datasheets pdf/7/4/L/S/74LS83.shtml
• DATASHEET CATALOG; 74LS86 - Quad 2-Input Exclusive-OR Gate
http://www.datasheetcatalog.com/datasheets pdf/7/4/L/S/74LS86.shtml