Microeletrônica Aula 21 Prof. Fernando Massa Fernandes (Prof. Germano Maioli Penello) http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html Sala 5017 E [email protected] https://www.fermassa.com/Microeletronica.php
Microeletrônica
Aula 21
Prof. Fernando Massa Fernandes
(Prof. Germano Maioli Penello)
http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html
Sala 5017 E
https://www.fermassa.com/Microeletronica.php
Inversor CMOS
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Características DC
Característica de transferência de tensão
OH – Output HighOL – Output Low
IL – Input LowIH – Input High
Revisão
Bloco de construção fundamental para a circuitos digitais
Inversor CMOS
3
Características DC
Característica de transferência de tensão
Pontos A e B definidos pela inclinação da reta igual a -1
Ventrada < VIL estado lógico 0 na entrada
Ventrada > VIH estado lógico 1 na entradaVIL < Ventrada < VIH não tem estado lógico definido
Situação ideal VIH - VIL = 0 (transição abrupta)
Revisão
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
Revisão
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
Inversor CMOS
Porta transmissora (com sinal de controle)
Revisão
A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
Inversor CMOS
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Bloco de construção fundamental para a circuitos digitais
Inversor CMOS
Revisão
A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
Inversor CMOS
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Características DC VTC - Característica de transferência de tensão
Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!)
O mesmo fenômeno é significativo se o transistor chaveia lentamente.
Revisão
Inversor CMOS
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Ruído
Os limites de ruído indicam quão bem o inversor opera em condições ruidosas.
Se
Caso ideal:
Caso ideal:
NM – Noise margins
Revisão
Inversor CMOS
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Ponto de chaveamento do inversor (VSP)
Os dois transistores estão na região de saturação e a mesma corrente passa por eles
Vsp → Vg
Revisão
Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Tempos de atraso
Se o inversor estiver conectado a uma carga capacitiva:
Revisão
Exemplo
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Análise da tecnologia C5 – Atraso no inversor
(20/2)
(10/2)
Tempos de atraso
C ox,n =Cox' .0,6 μmm . 3 μmm=4,44 fF
C ox,p =Cox' .0,6 μmm . 6 μmm= 8,88 fF
C out=13,32 fF
tPHL≈0,7 . 4400 .13,32 f= 41 ps
tPLH≈0,7 . 3400 . 13,32 f= 32 ps
* Atraso somente do inversor (sem carga)
Revisão
R n=4,4 k Ω
R p=3,4 k Ω
Inversor
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Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados.
Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é
Dissipação de potência dinâmica Revisão
Inversor
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Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados.
Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é
Lembrando que a corrente só é fornecida quando o PMOS está ligado
Dissipação de potência dinâmica Revisão
Inversor
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Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é
A potência total é
Dissipação de potência dinâmica Revisão
Inversor
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A potência total é
A potência dissipada depende das capacitâncias, da fonte e da frequência do clock.
Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência.
Dissipação de potência dinâmica Revisão
Inversor
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Power Delay Product (PDP) (Figura de mérito)
Para caracterizar a eficiência (velocidade x potência) de determinado processo CMOS, o power delay product (PDP) é utilizado:
Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente.GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm.
Revisão
Inversor
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Para caracterizar a eficiência (velocidade x potência) de determinado processo CMOS, o power delay product (PDP) é utilizado:
O PDP é uma importante figura de mérito quando desejamos comparar a eficiência de diferentes projetos de portas lógicas.
Power Delay Product (PDP) (Figura de mérito)Revisão
Exemplo
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Análise da tecnologia C5 – Estimativa da potência dissipada no inversor
(20/2)
(10/2)
P avg=(C in+C out) . VDD 2 . 106 /MHz P avg=52 (Cox1+C ox2) .VDD 2 .106
/ MHz
Em geral é dada por MHz
Revisão
Exemplo
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Análise da tecnologia C5 – Estimativa da potência dissipada no inversor
(20/2)
(10/2)
Pavg=52 (Cox1+Cox2).VDD2 .106
/MHz
Pavg=52 (4,44 fF+8,88 fF ).52 . 106
=0,83μW /MHz
Revisão
Inversor CMOS
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1 - Ponto de chaveamento do inversor (VSP)
2 - Curva característica de transferência de tensãoEstados lógicos → Definição dos pontos A e BLimites de ruido
3 - Atraso na propagação
4 – Potência dissipada
RevisãoRevisão
Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu.(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Parte 1 – Simulação c.c. (sch) → Gráficos (Vout
x Vin) e (I
vdd x V
in)
Parte 2 – Simulação c.a. (lay) → Gráficos (Vout
e Vin) x tempo (ps)
Data de entrega: 13/11 (qui)
Revisão
Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu:(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Parte 1 – Simulação c.c. (sch) → Gráficos (Vout
x Vin) e (I
vdd x V
in)
Parte 2 – Simulação c.a. (lay) → Gráficos (Vout
e Vin) x tempo (ps)
Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:
1. Arquivo do Electric (.jelib) 2. Dois arquivos do LTSpice (.spi) – sch e lay3. Print do esquemático e do layout do inversor e dos gráficos [V
out x V
in e I
vdd x V
in] e [(V
out e V
in) x tempo]
Nome do arquivo: Exemplo
FernandoMF_Trab2_2018(2)_Microeletronica.zip
Data de entrega: 13/11 (qui)
Revisão
Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu:(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Esquemático Leiaute
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Trabalho 3 – Inversor CMOS
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Parte 1 – Simulação c.c. a partir do esquemático (sch)
→ Gráficos (Vout
x Vin) e (I
vdd x V
in)
a) Simule o inversor e obtenha os gráficos Vout
x Vin
para diferentes larguras de
canal no PMOS (W = 3µm, 6µm e 9µm)*.Escreva nos gráficos o ponto de chaveamento do inversor (V
sp) em cada caso.
b) Obtenha o gráfico da corrente no inversor (I
vdd) pela tensão na entrada (V
in).
*Modifique a largura do PMOS (diretamente no arquivo .spi) de W = 6µm (W=6U) para W = 3µm e 6µm (W=3U e W=9U) e determine os novos valores de V
sp.
Revisão
Trabalho 3 – Inversor CMOS
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Parte 1 – Simulação c.c. a partir do esquemático (sch)
→ Gráficos (Vout
x Vin) e (I
vdd x V
in)
Vsp → pmos W=3,6,9 U (.spi)(3 gráficos)
vdd vdd 0 DC 5vin in 0 DC 0.dc vin 0 5 1m
.include /home/fernando/Microeletronica/Electric/C5_models.txt
Para W=6U(1 gráfico)
Revisão
Trabalho 3 – Inversor CMOS
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Parte 2 – Simulação c.a. a partir do leiaute (lay)
→ Gráficos (Vout
e Vin) x tempo (ps)
a) Obtenha o gráfico da resposta do inversor a um pulso na entrada (Vin) de
5V com duração de 200ps. Escreva no gráfico os tempos de atraso tPHL
e tPLH
.
Revisão
Porta NAND CMOS
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Bloco de construção fundamental para a circuitos digitais
*http://ecetutorials.com/digital-electronics/nand-gate-truth-table-relaisation-using-diode-transistor-cmos/
Porta NAND CMOS
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Bloco de construção fundamental para a circuitos digitais
*http://ecetutorials.com/digital-electronics/nand-gate-truth-table-relaisation-using-diode-transistor-cmos/
A porta NAND é dita uma porta universal pois as suas combinações permitem realizar todas as operações lógicas básicas (Iversor, AND, OR):
*http://hyperphysics.phy-astr.gsu.edu/hbase/Electronic/nand.html#c4