TECNOLOGÍA DE COMPUTADORES · con resistencias y transistores bipolares. Inversor simple en RTL R B =10K R c =1K 10v V cc =10v V i V o 10v 0v

TECNOLOGÍA DE COMPUTADORES

Tecnologías bipolares soporte de

circuitos digitales

La familia lógica RTL. Análisis y estimación

de las características eléctricas

RTL son las iniciales de las palabras inglesas Resistor

Transistor Logic.

Es decir es una familia cuyas puertas se construyen

con resistencias y transistores bipolares.

Inversor simple en RTL

RB=10K

Rc=1K

10v

Vcc=10v

Vi

Vo

10v

0v

http://www.falstad.com/cir

cuit/e-rtlinverter.html

Análisis de inversor simple: salida a nivel alto

VBE=0

RB=10K

Rc=1K

10v

Vcc=10v

Vi=0v

Vo=10v

VBC=-10v

http://www.falstad.com/cir

cuit/e-rtlinverter.html

Análisis de inversor simple: salida a nivel bajo

RB=10K

Rc=1K

10v

Vcc=10v

Vi=

10

v

Vo

=0

VBE(Sat)

VCE(Sat)

ICsat=10mA

100(*)

(*)

110

10

0

)(

)(

)()(

saturaciónenestáTBel

Ique IcumpleSe

mAR

VI

mAR

VV II

VVqueSuponiendo

BCSAT

B

satBEB

C

satCECCCSATC

satCEsatBE

Ejercicio 7 1ª semana 2011 tic

RTL: salida a nivel bajo PUERTA NOR

Si dos entradas están a nivel alto (H-H), suponiendo que este nivel sea de 3v. Tanto Q1

como Q2 estarán saturados si la β es adecuada.

Luego VS= VCE(SAT) = 0,2 V

Para que se cumpla lo anterior bastaría que la ganancia de los transistores (β) sea

superior a 0,45 (relación entre la corriente de colector y la de base).

De esta forma βIB > IC

RTL: salida a nivel bajo PUERTA NOR

Si una de la dos entradas están a nivel alto (H-L), uno de los

transistores se saturará y el otro se cortará.

Luego VS= VCE1(SAT) = 0,2 V

Cuando las entradas se colocan en la combinación L-L, ninguno de

los transistores conduce, eso provoca que no circule apenas

corriente por la resistencia de 640 y por tanto la tensión de salida

será de nivel alto (H): En el caso ideal sería de 3v

RTL: salida a nivel alto PUERTA NOR

Ejercicio 7 1ª semana 2011 tic

A) 1 nor 0=0

B) permite que

circule corriente

C) entradas en alto

los transistores

están en saturación

RTL (LÓGICA RESISTENCIA-TRANSISTOR)

NAND (se fabrica como NOT en serie + o -)

http://www.falstad.com/circuit/e-rtlnand.html

Las siglas DTL vienen de las

iniciales de las palabras

inglesas Diode Transistor

Logic.

Es decir estamos tratando con una familia compuesta básicamente por diodos y transistores (sin olvidar a las resistencias).

Los diodos se encargan de realizar la parte lógica y el transistor actúa como amplificador inversor.

Familia lógica DTL PUERTA NAND

http://www.falstad.com/circuit/e

-dtlnand.html

Si alguna de las entradas está a nivel bajo (o las dos).

La corriente se va hacia la entrada. La tensión en P es 0,7V

No es suficiente tensión en P. D3 y D4 están OFF

El transistor está al corte y, por tanto, la salida a nivel lógico alto (aproximadamente 5v).

DTL: salida a nivel alto PUERTA NAND

Familia lógica DTL PUERTA NAND

Cuando ambas entradas

están a nivel lógico alto

los diodos D1 y D2 los podemos asimilar a un interruptor abierto y los diodos D3 y D4 (VD=0,7v), como la unión B-E (VBE=0,8v) del transistor Q1 están bien polarizadas.

La salida estará a nivel lógico bajo (VCE(SAT)=0.2v), ya que IBβ>IC (400*10^-6*100=240 mA>2.2mA) para β = 100, tal como se desprende de los cálculos indicados

𝟎,𝟖

𝟓𝒌= 𝟏𝟔𝟎 × 𝟏𝟎−𝟔

DTL(LÓGICA DIODO-TRANSISTOR)

NOT

Lógica Integrada TTL. Estudio de la puerta

básica. Configuraciones de salida.

Descripción del inversor TTL

Q3

Q2

D1

Q4

RC=1,6k RS=130 Ω

VCC = 5 v

RE=1k

RB =4k

Q1

VI

VO

etapa de

entrada

etapa

excitadora

etapa de salida

(totem pole)

Inversor TTL: análisis para VI = V

OL

Q3 en OFF

Q2 en OFF

D1

Q4

RC=1,6k RS=130 Ω

VCC = 5 v

RE=1k

RB =4k

VI =0,2v

VO =3,6v

DBE DBC

IB1

La unión BE de Q1 está ON. Vb=0,9

Insuficiente para BC Q1 y BE de Q3 y Q2. Q3 y Q2 están OFF

Al conectar la salida a un circuito, Q4 está ON Vout=5-1,4=3,6 V (despreciando

la caída de tensión en Rc

Q1

Inversor TTL: análisis para VI = V

OH

El transistor de entrada Q1 está ACTIVA INVERSA

La unión BC de Q1 está ON lo que satura Q3 y Q2

Vc3=Vbe2+Vcesat3=0,8+0,2=1 V que hace que Q4 y D1 estén en OFF (necesitan 1,4 V)

Q1

Puerta NAND TTL

Q3

Q2

D1

Q4

RC=1,6k RS=130 Ω

VCC = 5 v

RE=1k

RB =4k

VO

AB

Q1

http://www.falstad.com/circuit/e-ttlnand.html

PROBLEMA 1 2ª

examen semana 2011

Si alguna de las entradas

está a nivel bajo la unión

BE del Q1 estará en

directa, por lo que la

tensión de base de T1 es

de 0.2+0.7=0.9V,

insuficiente para que T2,

T3 y el diodo B-C de T1

conduzcan. Por tanto, T2 y

T3 cortados.

El transistor T4 conducirá a

través de la resistencia R2.

La corriente de emisor IE2

será nula ya que el

transistor T2 está cortado.

Tensión de salida Vo

aproximada (despreciando

la caída de tensión en R2)

será:

Vo ≈ Vcc - VBEQ4

- VD1

= 5 -

1.4 = 3.6V

Vi=0,2V

PROBLEMA 1 2ª examen

semana 2011

Si las entradas A y B están a nivel

alto la unión BE del T1 está en

inversa y la unión BC en directa. Por

tanto, el transistor está en ACTIVA

INVERSA.

El transistor T2, recibe la

intensidad IB1

por lo que estará

conduciendo y lo hará en

saturación. Por ello fijará la tensión

de C2 a….

VC2

=VBE3

+VCESAT2

≈ 1v

Esta tensión es insuficiente para

hacer conducir a T4 que necesitaría

al menos VDIODO

+VBE4

=1,4 por lo

tanto estará en OFF (el papel del

diodo es asegurar que T4 está en

OFF y T2 y T3 saturados).

El transistor T3 tiene su unión BE

en directa ya que el transistor T2 le

envía una corriente de base. La

corriente de colector de saturación

le llega por la unión BC del

transistor T1 del circuito TTL

conectado a la salida, ya que T4

está en OFF.

Vi=5 V

Problema septiembre reserva 2011, 1ª semana

2012, 2ª semana 2013

Q3

Q2

D1

Q4

RC=1,6k RS=130 Ω

VCC = 5 v

RE=1k

RB =4k

VO

AB

Problema septiembre reserva 2011, 1ª semana

2012, 2ª semana 2013

La configuración es similar a la Totem-pole,

pero se le añade un transistor T5 que es

gobernado por la patilla de inhibición, de

forma que introduciendo un “1” se le hace

conducir haciendo que su VCE=0. Esto

provoca que T1 conduzca y provoque el

corte de T2, que a su vez provoca el corte

de T3. Al mismo tiempo la conducción de

T5 provoca el corte de T4.

Como se puede apreciar el meter un “1” en

T5 los dos transistores T4 y T3 están

cortados. Lo que provoca que el potencial

en vo sea nulo, esto es haya una alta

impedancia o aire.

Cuando la entrada de inhibición es 0,

provoca que T5 esté cortado y que su

influencia sea nula en el funcionamiento

del circuito y este se comporte como la

función que implementa. En este caso una

puerta NAND.