Benemérita Universidad Autónoma de Puebla – Facultad de Cs. de la Computación Curso de Dispositivos Lógicos Programables Osorio Ochoa Celina, Luna Córdova Javier, Vázquez Valencia Jesús Emmanuel, Sánchez Miranda Maricel Martínez Elsa Benemérita Universidad Autónoma de Puebla – Facultad de Cs. de la Computación Av. San Claudio y 14 Sur Cuidad Universitaria, C. P. 72570. Puebla, Pue. México. [email protected], [email protected], [email protected], [email protected] Abstract —The primary proposal of this paper is show how develop a full adder through half adders and the ba- sic principles about them. Keywords —Clock, Clock-Frecuency, FPGA, Frecuen- cy, ISE, Oscillator, VHDL. Resumen —El propósito principal de este trabajo es mostrar como desarrollar un sumador completo a través de un medios sumadores y los principios básicos acerca de ellos. Índices — FPGA, Reloj, Oscilador, Frecuencia de Reloj, Frecuencia, Display de 7-Segmentos, Display, VHDL, ISE. I. I NTRODUCCIÓN STE documento presenta un proyecto desarrollado en VHDL a través de Xilinx para la materia Dispositivos Lógicos Programables, se trata de un sumador completo. Aunque para comprender mejor el concepto también se implementó un medio sumador. La tabla de verdad para el medio sumador es la que se muestra en la Figura 1. E Figura 1. Tabla de Verdad y Diagrama Lógico del Medio Sumador[2] En esta tabla el bit a se suma al bit b para producir la suma en el bit s y el acarreo en el bit c . En el sumador completo, a diferencia de éste se toma en cuenta también el acarreo de entrada, este proceso se visualiza mejor en la tabla de verdad del sumador completo mostrada en la Figura 2, de la cual podemos deducir una ecuación para la suma Si , esta expresión nos daría como sigue: Si = ~c i &~a i &~b i| ~c i &a i &~b i| c i &~a i &~b i| c i &a i &b i que luego de una simplificación quedaría como: Si = c i& (a i& b i) Lo mismo se realiza con la salida Ci+1 que lleva el acarreo de salida, y se obtiene la siguiente ecuación: C i+1 = a i& b i| c i& b i| c i& a i Figura 2. Tabla de Verdad para el Sumador Comple A partir de las ecuaciones podemos dibujar el di que se muestra en la Figura 3. Comparando éste c medio sumador se puede notar que está hecho de d sumadores y un OR. Figura 3. Diagrama Lógico del Sumador Completo II. M ETODOLOGÍA Una vez comprendida toda la teoría acerca del sumador, se procedió con el desarrollo posteriormente se implementó en el circuito A. Desarrollo en VHDL La entidad con las variables de inic puede ver en la Figura 4. Figura 4 Entidad de Inicialización Donde a y b son las variables a sumar, cin y cout son los valores de acarreo y s es el resultado de la suma. Después de declarar la entidad se escribió u Sumador Completo con FPGA