Polytech’Montpellier – MEA4 M2 EEA – Systèmes ...

Analog IC Design - Academic year 2015/2016 - Session 4 06/12/15

1

Polytech’Montpellier – MEA4 M2 EEA – Systèmes Microélectroniques

Analog IC Design One- and two-transistors Amplifiers

Pascal Nouet – 2015/2016 - [email protected]

http://www.lirmm.fr/~nouet/homepage/lecture_ressources.html

Introduction

•  Analog Integrated Circuits are based on elementary stages –  Voltage references –  Current mirrors –  Current sources –  Amplifier stages

Vout T1

Vin

Vdd

R

Vout T1

Vin

Vdd

Ibias

T3 T2 Ibias

Vout T1

Vin

Vdd


2

Outline

•  Elementary amplifiers –  Common source amplifier

•  Biasing with a resistor •  Biasing with an ideal current source •  Biasing with a current miror

–  Common gate amplifier –  Common drain or source follower –  Overview of Basic CMOS Amplifiers

•  Common mode issues –  Differential pair and differential amplifier –  Differential output amplifier

•  Homework & Labs

•  Resistance biasing: dimensionnement & plage de fonctionnement –  Vout > Veff –  Vin(dc) à Veff1 à W/L (Ibias) –  R à Vout # Vdd/2

•  Small-Signal Model –  Voltage Gain, input and output resistance

Common Source amplifier

Vout T1

Vin

Vdd

R

gm1.vin rds//R vin vout

g1 d1

s1

tneffindcin VVvVV +≅+=


3

R-biased Common Source amplifier

-16,7 V/V

Vin (V)

Ids (A)

Vout (V)


•  Biasing with an ideal current source

•  Biasing point –  Vin > Vtn ; Vin-Vtn = Veff < Vout ; Vout # Vdd/2 –  à W/L


Ibias

Vout T1

Vin

Vdd

gm1.vin rds vin vout

g1 d1

s1

Impact of a resistive load ?


4

I-biased Common Source amplifier

.INCLUDE ../modn.mod M1 d g s b MODN w=25u l=1.6u M=4 vs s 0 0 vb b 0 0 vg g 0 0 Iload vdd d 100u Valim vdd 0 5 .dc vg 0.98 1 0.002 .op .probe v(d) Id=par('i(Valim)') .option probe post=2 .end


•  Biasing by current mirror

•  Biasing point –  Vin > Vtn ; Vin-Vtn = Veff < Vout ; Vout#Vdd/2 –  à W/L


gm.vin rdsn // rdsp

vin vout

g1 d1

s1 Vout

T1

Vin

Vdd

Ibias

T3 T2


5

T-biased Common Source amplifier

.INCLUDE ../modn.mod

.Include ../modp.mod M1 d g s b MODN w=25u l=1.6u M=4 M2 d g1 vdd vdd MODP w=25u l=1.6u M=4 M3 g1 g1 vdd vdd MODP w=25u l=1.6u M=4 vs s 0 0 vb b 0 0 vg g 0 0 Ibias g1 0 100u Valim vdd 0 5 .dc vg 0.96 1.02 0.002 .probe v(d) Id=par('i(Valim)') .option probe post=2 .end

Impact of a capacitive load ?

Outline

•  Elementary amplifiers –  Common source amplifier –  Common gate amplifier –  Common drain or source follower –  Overview of Basic CMOS Amplifiers




6

Common gate amplifier

All transistors are saturated

( ) 0112

1

=⋅−−⋅+⋅

−=

inminoutdsoutds

ings

vgvvgvg

vv

21

11

dsds

dsm

in

outv gg

ggvvA

++

==

Vdd

Ibias

T3 T2

T1 Vbias

Vout

Vin gm1.vgs1 rds1

rds2

vgs1 vout

vin

( ) ( ) inmdsoutdsds vggvgg ⋅+=⋅+ 1121

Input resistance ? 1

2 2

mv

dsin gA

rr ≅=


Vdd

Ibias

T3 T2

T1 Vbias Vout

Vin

Impact of a resistive load ?


7


Amplificateur grille commune M2 vdd g out vdd MODP w=25u l=1.6u M=4 M3 g g vdd vdd MODP w=25u l=1.6u M=4 M1 in bias out in MODN w=25u l=1.6u M=4 Ibias g 0 100u Vbias bias 0 1 Valim vdd 0 dc 5 Vin in 0 dc 0 Rl out 0 100k .dc vin 0 .1 0.001

Vdd

Ibias

T3 T2

T1 Vbias Vout

Vin

Outline





8

Source follower (Common drain)

Vout

Ibias

T3 T2

T1 Vin

Vdd

gm2.vgs2 rds2 vgs2=0

gm1.vgs1 rds1 vgs1

vout

vin

( ) 1121

1

// gsmdsdsout

outings

vgrrv

vvv

⋅×=

−=

1121

1 ≅++

==mdsds

m

in

outv ggg

gvv

A

Output resistance? 1121

11

mmdsdsout ggggr ≅

++=

All transistors are saturated

Source follower (Common drain)

Vout

Ibias

T3 T2

T1 Vin

Vdd


9

Outline




Overview of Basic CMOS Amplifiers

Vin

Vdd

T2

Rp

T1

T3 Vout

�

T1

Vdd

T2

Rp T3

Vout

Vin

�

T1

Vdd

T2

Rp T3

Vout

Vbias

Vin �

Vin

Vdd

T2

Rp

T1

T3 Vout

�

Vbias

Vdd

T2

Rp

T1

T3 Vout

Vin

�

T1

Vdd

T2

Rp T3

Vout

Vin

�


10

Outline




Common Source Amplifier Limitations

•  Biasing –  Vin=Veff+Vtn

Current Mirror Biasing

Vdd

T1 Vout

Vin

( )( )21

1211 //

dsds

mdsdsmV gg

grrgA+

−=−=

∞=inr 21 // dsdsout rrr =

T3 T2

Vdd

21 dd II =

1

2

Vout

Vin↗

Vdd

3


11

Differential Input Stage: Principle

•  Sizing: symmetrical •  Biasing

–  Idsat=Ibias/2 –  Vin+=Vin-=Vmc –  Vs1=Vs2 > Vmin(Ibias) –  Vgs1=Vgs2=Veff+Vtn –  Vout=Vdd-Rload.Ibias/2

•  Small-signal –  vind=Vin+-Vin-

–  vout=Vout+-Vout- –  vmc=(vin++vin-)/2

Vdd

T1

Vout+

Vin+

Vdd

T2

Vin-

Idsat1 Idsat2

Ibias

loadR loadR

Vout-

0=−==

=−

==

−+

−+

mc

outout

mc

outvmc

loadmind

outout

ind

outvd

vVV

vvA

RgvVV

vvA

Differential Input Stage: Principle

T1

Vin+

T2

Vin-

Id1 Id2

Ibias

221bias

ddIII ==

mmm ggg == 21

1gsv1gsmvg

sr

+inv

2gsmvg

2gsv −inv

si

Differential mode

2ind

ininvvv =−= −+

21 gsgs vv −=

21 gsmgsm vgvg −=

0=si

1gsv1gsmvg

+inv

2gsmvg

2gsv −inv

2in

mcinvVV +=+

2in

mcinvVV −=−

21 effeff VV =


12

Differential Input Stage: high gain implementation

•  Active load with a current mirror –  Higher output

resistance –  Referenced output

voltage

•  Biasing –  Vout=Vdd-Vgs3

Vdd

T1

Vout

Vin+

T4 T3

Vdd

T2

Vin-

Id1 Id2

Ibias

0==

==

mc

outvmc

outmind

outvd

vvA

rgvvA

2in

mvg1dsr

2in

mvg−

3

1

mg 42 // dsds rr44 gsm vg

4gsv

outv

Differential Input Stage: small-signal output resistance

42 // dsdsout rrr =

0=inv

04 =gsv

044 =gsm vg

Vdd

T1

Vout

Vin+

T4 T3

Vdd

T2

Vin-

Id1 Id2

Ibias

mcin VV =+

mcin VV =−


13

Differential Input Stage: small-signal output voltage

2in

mvg1dsr

2in

mvg−

3

1

mg 42 // dsds rr44 gsm vg

4gsv

outv

( )4244 //2 dsdsin

mgsmout rrvgvgv ×⎟⎠

⎞⎜⎝

⎛ +=

34

12 m

inmgs gvgv ×≈

( )423

4 //22 dsdsin

min

mm

mout rrvgvg

ggv ×⎟⎟

⎠

⎞⎜⎜⎝

⎛+=

43 mm gg =

( )42 // dsdsmin

out rrgvv

×=

2in

mcinvVV +=+

2in

mcinvVV −=−

Differential Input Stage: small-signal gain analysis

Vdd

T1

Vout

Vin+

T4 T3

Vdd

T2

Vin-

Id1 Id2

Ibias

( )42

2,1422,1 //

dsds

mdsdsm

in

out

ggg

rrgvv

+=×=

22

2,1

biasp

biasn

mv II

gA

λλ +=

2,12,12,1

22

eff

bias

eff

bias

m VI

V

I

g =⎟⎠

⎞⎜⎝

⎛

=

( ) 2,1

2

effpnv VA

λλ +=

2,1

2,12,1

2WL

CµI

Voxn

deff =

2,12,1)(2

LW

I

CµA

dpn

oxnv

⋅+=

λλ

Low Veff and large length for large gain


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Differential Input Stage: common-mode input range (CMIR)

Vdd

T1 Vmc

T4 T3

Vdd

T2 Vmc

Id1 Id2

Ibias A

B

All transistors must operate in saturation:

min,AA VV >

tpeffddB VVVV −−= 4,3

2,1effAB VVV >−4,3efftp VV +

min,AV>(for correct operation of the current source)

( ) min,2,1 AefftnmcA VVVVV >+−=

2,1min, efftnAmc VVVV ++>2,1effV>

AeffBeffAB VVVVVV +>→>− 2,12,1

( ) AtnAmcB VVVVV +−−>

tnmcB VVV −>

tnBmc VVV +<tntpeffddmc VVVVV +−−< 4,3

Low Veff for large CMIR

Outline





15

Homework & Lab

T5

Ibias 10.Ibias

Vdd=3.3V

VA

T7 T6

R

Ibias

T3 T2

T4 T1

T9

T8

Ibias

VC

T71 T61

VB

T81

V-

V+

T11 T12

T14 T13

10.Ibias

T2bis

T1bis

VS

T15 Cf Rs

VD

VS1

Dimensionnement de l’étage différentiel

1°) Calculez le W/L de T13 et T14 de façon à ce que la tension de sortie soit égale à 2,5V lorsque V1=V2=1,6V. Estimez ensuite la résistance de sortie de cet étage.

2°) Calculez le W/L de T11 et T12 de façon à ce que le gain différentiel soit de 500.

3°) Quelle serait la fréquence de coupure de cet étage si on connecte une capacité de 5 pF à la sortie à la place du 2ème étage de gain ?

Homework & Lab

T5

Ibias 10.Ibias

Vdd=3.3V

VA

T7 T6

R

Ibias

T3 T2

T4 T1

T9

T8

Ibias

VC

T71 T61

VB

T81

V-

V+

T11 T12

T14 T13

10.Ibias

T2bis

T1bis

VS

T15 Cf Rs

VD

VS1

Dimensionnement du 2ème étage de gain

1°) Calculez la résistance de sortie de l’étage puis le W/L du transistor T15 ainsi que le gain petit-signal de l’étage Av.

2°) On connecte une résistance de 100kΩ en sortie de l’amplificateur. Calculez le nouveau gain de l’étage A’

v ?


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Homework & Lab

Performances statiques de l’OTA Miller

Déterminez les valeurs théoriques du gain statique (petit-signal) de l’amplificateur (en l’absence de charge), de la plage de mode commun d’entrée admissible et de la dynamique de sortie.

Caractérisation statique de l’OTA Miller

Tracez la caractéristique statique VS=f(V+-V-) sans charge de sortie pour un mode commun égal à Vdd/2. Relevez le point de pente maximum (V+-V-)max de cette caractéristique et déduisez-en le gain expérimental.

Caractérisation dynamique de l’OTA Miller

Tracez le diagramme de Bode du montage et concluez sur la stabilité de ce montage utilisé en suiveur de tension.

Montez l’amplificateur en suiveur de tension puis appliquez un échelon de tension entre 1V et 2V sur l’entrée et observez la sortie. Conclure et expliquez les résultats obtenus.

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