-1- 제 장 플립플롭과 관련소자 5 (Flip Flops and Related Devices) 개요 < > 조합 논리 회로 현재 입력에 의하여 출력이 결정 - ( ) : 일반 디지털 시스템 조합회로와 기억소자로 구성 - : 플립플롭 - (flip-flop) : 이진 정보를 기억하는 메모리 소자 와 반전출력 를 가짐 또는 출력만 Q(normal output) Q'( ) , Q 래치 쌍안정 멀티바이브레이터 , ∙ 게이트 래치 5-1 NAND 기본적인 플립플롭 개의 또는 개의 로 구성 - :2 NAND 2 NOR SC state 11 01 10 00 hold set clear, reset forbidden
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New 제 장 플립플롭과 관련소자5 (Flip Flops and Related Devices) cms3.koreatech.ac.kr/sites/yjjang/down/digi2000/chap5.pdf · 2016. 10. 31. · 제 장 플립플롭과
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제 장 플립플롭과 관련소자5 (Flip Flops and Related Devices)
개요< >
조합 논리 회로 현재 입력에 의하여 출력이 결정- ( ) :
일반 디지털 시스템 조합회로와 기억소자로 구성- :
플립플롭- (flip-flop) :
이진 정보를 기억하는 메모리 소자
와 반전출력 를 가짐 또는 출력만Q(normal output) Q'( ) , Q
래치 쌍안정 멀티바이브레이터,∙
게이트 래치5-1 NAND
기본적인 플립플롭 개의 또는 개의 로 구성- : 2 NAND 2 NOR
S C state
1 1
0 1
1 0
0 0
hold
set
clear, reset
forbidden
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등가 회로-
래치의 동작은 과NAND SET
입력이 로CLEAR Active LOW
동작
다음 그림과 같이 등가적인
게이트 사용NAND
<== S'R' latch, S'C' latch
예제 다음 파형이 게이< 5-1> NAND
트 래치 입력에 인가되었다.
초기 이라 가정하고 의 파형Q = 0 Q
은?
예제< 5-2> contact bounce
의 현상 기계적 스위치의 조:
작에서 발생
이 상태는 몇 이지만 디ms
지틀 시스템의 동작에 심각한
영향을 미칠 수 있으므로 제
거하여야 한다
회로 필요==> debouncing
래치 사용==> SR
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게이트 래치5-2 NOR
게이트 래치의 동작은 로 동작NAND active LOW ,
게이트 래치는 로 동작 래치 래치NOR active HIGH <== SR , SC
S C state
0 0
0 1
1 0
1 1
hold
clear, reset
set
forbidden
예제 다음 파형이 래치에 인가되었을 때 출력 의 파형은< 5-3> NOR Q ?
초기상태 출력 Q= 0
예제 그림 는 빛의 차단을 검출하는 회로이다 빛은 스위치로< 5-4> 5-12 .
사용하는 이미터 공통으로 연결된 광트랜지스터에 맞추어져 있다 래치는 스.
위치 에 의하여 으로 되어 있다 만약 빛이 순간적으로 차단되어S1 0 CLEAR .
졌다면 어떤 현상이 나타나는가?
빛의 차단으로 인하여 트랜지스터
출력 는 가 되고 로Vo high SC=10
래치는 되어 로 이 울set Q=1 alarm
린다 이 상태에서 빛이 다시 통과.
되어도 이므로 래치는SC=00 hold
상태가 되므로 는 로 은Q 1 alarm
계속 울린다.
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전압을 인가했을 때 플립플롭의 상태-
전압이 인가되었을 때 초기 플립플롭의 상태를 확인하기 어려우므로 SET
또는 펄스를 가하여 초기 상태 설정 필요CLEAR
신호와5-4 Clock Clocked Flip Flops
디지틀 시스템은 동기적 혹은 비동기적으로 동작-
비동기 시스템 임의의 시간에 입력이 변하면 출력 변화- : any
동기시스템 클럭 신호에 의해 출력이 변화- :
를 클럭 신호로 사용pulse train or square wave
클럭이 시스템에 전달되고 클럭 천이 시에만 출력 변화
출력의 상태 변화를 일으키는 클럭 천이 파형-
에서 로 변화PGT (positive-going transition) : , 0 1↑
에서 으로 변화NGT (negative-going transition) : , 1 0↓
클럭 신호의 천이에 따라 출력 변화- (Clocked) F/F :
플립플롭Clocked
클럭 입력 또는1. : CLK, CK CP
삼각형 표시edge triggered : dynamic indicator( )
제어입력 기능에 영향 클럭에 동기되어 출력의 상태 결정2. : ,
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Setup and Hold Times
플립플롭의 안정 동작을 위한 타이밍 조건 :
- setup time, :
의 에지 변화가 일어나기 전CLK
입력의 레벨이 안정되어 있어야 하
는 최소시간
- hold time, :
의 에지 변화가 일어난 후 입CLK
력이 일정 레벨로 유지되어야 하는
최소시간
- 는 5 50 ns,∼ 는 범위0 10 ns∼
플립플롭5-5 Clocked S-C
상승에지 클럭에 의해 트리거되는 플립플롭S-C
하강에지 클럭에 의해 트리거되는 플립플롭S-C
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상승 에지 트리거 플립플롭의 내부회로S-C
기본적 래치1. NAND
회로2. pulse steering
회로3. edge detector
에지 검출회로
게이트 지연시간 수( ns
정도 을 이용하여 좁은)
폭의 펄스를 생성
그림 의 파형은* (b)
일 경우 많이 사용하NGT
는 파형은 대신, NOR
를 사용하면 아래NAND
의 파형과 같이 생성됨
플립플롭5-6 Clocked J-K
금지 상태가 없다- .
입력은- J, K
플립플롭의S-C
입력에 해당S, C
일 때- J = K = 1 :
토글 모드(toggle) ,
출력을 반전
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하강에지로 트리거되는 J-K F/F
플립플롭은 금지 상태가 없어 플립플롭보다 많이 사용- J-K S-C
플립플롭은 토글 동작이 있어 진 카운터로 사용- J-K 2 (binary)
에지 트리거 플립플롭의 내부회로J-K
와- Q 가 입력 와 로 각K J
각 연결feedback
조건에서 와J=K=1 Q
가 각각 반전 토글( )
토글상태에 대한 동작 해석-
펄스가 발생하였을 때 이고 는 라고 가정CLK J = K = 1 Q LOW
1) Q=0, 상태에서 은=1 NAND1 입력에 를 반전구동하여CLK* Q=1
이라면 는2) Q=1 NAND2 입력에 를 반전구동하여CLK* Q= 0
는 항상 반전되므로 토글동작을 한다==> Q .
이때 펄스는 매우 좁아야 한다 방지CLK* . <= multiple transition
플립플롭5-7 Clocked D
입력- : D (Data, Delayed)
출력은 클럭의 에지에 동기되어 입력을 그대로 따른다.
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플립플롭으로 플립플롭 구현SC D
로 플립플롭 구현J-K D
플립플롭의 응용 예 병렬 데- D :
이터 전송
조합회로 출력 는 의 하X, Y, Z CLK
강 에지에서 각 플립플롭의 출력D
에 저장 전송Q1, Q2, Q3 ( )
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래치5-8 D (Transparent Latch)
래치 가 없다D : edge detector .
입력 이 일 때 동작enable , EN 1 D F/F
<= Level triggered
신호 역할 라는 이름을 많이 사용**EN : Gate , Gated D latch
예제 입력파형에 대한 래치의 출력파형을 구하라< 5-7> D .
단 초기출력상태는, Q = 0
비동기 입력5-9
플립플롭 동기입력 및 등의 입력(synchronous input) : S, C, J, K D