İÇİNDEKİLER - tez.sdu.edu.trtez.sdu.edu.tr/Tezler/TF00984.pdf · i İÇİNDEKİLER Sayfa İÇİNDEKİLER …………………………………………..... i ÖZET ...

i

İÇİNDEKİLER Sayfa

İÇİNDEKİLER …………………………………………................................. i ÖZET …………………………………………………………………............ iii ABSTRACT …………………………………………….................................. iv ÖNSÖZ VE TEŞEKKÜR……………………………….................................. v ŞEKİLLER DİZİNİ ………………………………………………………….. vi ÇİZELGELER DİZİNİ ………………………………………………………. viii 1.GİRİŞ……………………………………………………………………….. 1 1.1. GENEL…………………………………………………………………... 1 1.2. ÇALIŞMANIN AMACI VE KAPSAMI……………………………........ 2 2. MATERYAL VE YÖNTEM...…………………………………………….. 3

2.1. MATERYAL…………………………………………………………….. 3

2.1.1. VERİ SAKLAMA ELEMANLAR…………………………………….. 3

2.1.1.1. Flip-Fflop ...………………………………………………….............. 3

2.1.1.2. Latch İle Flıp-Flop Arasındaki Farklar ...……………………………. 4

2.1.2. CLOCK İŞARETİ ...………………………………………………........ 5

2.1.3 FLIP-FLOP VE LATCH PARAMETRELERİ ...…................................ 6

2.1.3.1.KURMA VE TUTMA ZAMANLARI (Set-up, Hold Time) ………… 6

2.1.3.1.1. Kurma Zamanı (set-up time, ts) …………….................................... 6 2.1.3.1.2. Tutma Zamanı (hold time, th) …..…………………………. 6 2.1.3.1.3. Yayılım Gecikmesi (Propagation Detay-tpd ) ve Yayılım hızı (

Propagation Speed ) ...……………………………..………………………….

7 2.1.3.1.4. CLOCK SKEW ...…………………………………………………. 7

2.1.4.SAYISAL ENTEGRE TERMİNOLOJİSİ ...…....................................... 11

2.1.4.1. Güç Harcaması ( Power Dissipation ) ...…………………................... 11

2.1.4.2. Çıkış Kapasitesi ( fan out ) ...………….…........................................... 11

2.1.4.3. Gürültü Bağışıklığı ( Noise Immunity-Noise Magrin )…………........ 11

2.1.4.4. Emniyet payı ...……………………………………………................. 11 2.1.4.5. Hız-Güç üretimi (Speed – Power Product) ……………….................. 12 2.1.4.6. Besleme Gerilimi ve Çalışma Isısı ...………....................................... 12

2.1.5. TAMAMLAYICI MOS LOJİK ( CMOS ) TEKNOLOJİSİ ………….. 13

2.1.5.1. CMOS Entegrelerin Özellikleri …………………………………….. 10

2.1.5.1.1. CMOS Entegrelerde Kullanılan Seriler ..………………….............. 13

2.1.5.1.2. Besleme Gerilimi ve Gerilim seviyeleri…………………………… 14 2.1.5.1.3. Gürültü Sınırları……………………………………………………. 14 2.1.5.1.4. Güç Harcaması ………………………………………...................... 14 2.1.5.1.5. Fan Out ………………………………………………….................. 17 2.1.5.1.6. Anahtarlama Hızı …………………………………………………. 18

ii

2.1.6. LATCH ………………………………………....................................... 19

2.1.6.1. İki Kararlı Elemanların Elektriksel Davranışları ...………………….. 19

2.1.6.2. S – R LATCH ……………………………………………………….. 25

2.1.7. STATİK LATCH DEVRESİNİN ………………………….................. 30

2.1.7.1. Makromodelin Yapısı …………………………………….................. 30

2.1.7.2. S/R Latch Similasyonu ……………………………………………… 42

2.2. YÖNTEM………………………………………………………………...

2.2.1. BULANIK MANTIK ………………………………………………….. 46

2.2.2. KLASİK VE BULANIK KÜMELER ………………………………… 47

2.2.3. Üyelik Fonksiyonları …………………………...................................... 48

2.2.4. Üyelik Fonksiyonlarının Kısımları …………………………................. 49

2.2.5. BULANIK DENETİM SİSTEMİ ……………....................................... 51

2.2.5.1. Bulanıklaştırma ……………………………………………………… 52

2.2.5.2. BULANIK ÇIKARIM (BULANIK KURALLAR)…………............. 52

2.2.5.3. DURULAŞTIRMA ………………………………………….............. 52

3. ARAŞTIRMA VE BULGULAR………………………………………….. 55

3.1. Yük ve Kaynak Gerilimine Bağlı Olarak Yayılım Gecikmesinin

Bulunması ……………………………….........................................................

55 3.2. Giriş ve Çıkış Değerlerine Bağlı Olarak Transistor Boyutunun

Bulunması …………………………………………………………………….

60 4. SONUÇ VE DEĞERLENDİRME…………………………………………. 81

4.1. Değerlerin Fuzzy Logicte İşlenmesi …………………………….............. 81

KAYNAKLAR …………………………………………................................. 87

EK-1…………………………………………………………………………... 88

ÖZGEÇMİŞ …………………………………………….................................. 90

iii

ÖZET

BULANIK MANTIL İLE LATCH OPTİMİZASYONU

Bu çalışmada veri saklama elemanları olan latchler ve genel parametreleri

araştırılmıştır. Latch devrelerinin temel yapılarından olan SR Latch devresi

üzerinde latchlerin çalışması incelenmiş ve PSPICE yazılımında simülasyonları

yapılmıştır.

Temel bir Latch devresinin girişine ve çıkışına birer tane invertör bağlanarak,

invertörlerin boyutlarının değişmesi durumunda latch’de kullanılan invertörlerin

boyutlarının değişimi ve çıkışta meydana gelen zaman gecikmeleri incelenmiştir.

Çalışma sonucunda, latchlerin boyutlarının belirlenebilmesi için Fuzzy Logic ile

modeller oluşturulmuştur. Oluşturulan modeller sayesinde PSPICE’ da similasyon

yapmaya gerek kalmadan, Latch’ de kullanılması gereken ideal invertörlerin

boyutları belirlenmeye çalışılmıştır.

Ayrıca devre tasarımı yapılırken dikkat edilmesi gereken bazı parametreler bu

çalışmada incelenmiştir. İncelenen parametreler set-up hold time, clock skew, W/L

ve güç harcamasıdır.

Anahtar Kelimeler : Latch, Flip-flop, W/L değerleri

iv

ABSTRACT

LATCH OPTIMIZATION WITH FUZZY LOGIC

The latches as a data storage element and their common parameters were researched

in this study. Performance of the latches was examined over the SR Latch circuit

which is one of the fundamental components of Latch circuits. Additionally, the

results were simulated by using PSPICE software.

The time detentions at the exit and the dimensional changes of the latch inverters

caused by the change of the inverters dimensions were searched by attaching dual

inverter at the beginning and the end of a basic Latch circuit.

At the end of the study, sample models were formed for the determination of the

dimensions of the latches by using fuzzy logic approach. Finally, these models were

used to determine the dimensions of the ideal inverters without doing simulations by

using PSPICE software. Moreover some parameters such as; set-up hold time, clock

skew, W/L and power expenses that should be considered while designing a circuit

were examined in this study.

Keywords: Latch, Flip-flop, W/L values

v

ÖNSÖZ VE TEŞEKKÜR Çalışmam sırasında OrCad PSPICE ve MATLAB Fuzzy Logic programları

kullanılmıştır. Bu programlar hemen her bilgisayarda çalışabildiklerinden

çalışmaların yapılabilmesi için donanımsal açıdan bir sorun yaşanmamıştır. Ancak

yapmış olduğum çalışmanın devre şekillerinin temini ve konu anlatımlarının

Türkiye’deki üniversitelerin kütüphanelerinde bulunamaması nedeniyle bazı sorunlar

yaşanmıştır.

TEŞEKKÜR

Yrd.Doç.Dr. Ali MANZAK ( Tez Danışmanı ), çalışmanın sonuca ulaştırılmasında

ve karşılaşılan güçlüklerin aşılmasında yön gösterici olmuştur.

Öğr.Gör. Mehmet ALBAYRAK, tezin baskıya hazırlanmasında ve çevirilerde

katkıları olmuştur.

vi

ŞEKİLLER DİZİNİ

Şekil 2.24. a) Yükselme Zamanı b) Düşme Zamanı …………………………………………

35

Şekil 2.25. Yükselme ve Düşme Zamanlarındaki Kapasite ve İletkenlik Faktörleri……………………………………………………….

36

Şekil 2.26. Mosfetin Drain Akımının Denklemleri………………………... 39 Şekil 2.27. S-R Latch Devre Şekli ………………………………………… 42 Şekil 2.28. S-R Latch Devresinin Giriş ve Çıkış Sinyalleri ………………. 43 Şekil 2.29. Kapasitif Yüke Bağlı Olarak Yayılım Gecikmesinin Değişimi.. 44 Şekil 2.30. Kapasitif Yüke Bağlı Olarak Düşme Zamanı Gecikmesinin

Değişimi ……………………………………………………….

44 Şekil 2.31. Kapasitif Yüke Bağlı Olarak Yükselme Zamanı Gecikmesinin

Değişimi ……………………………………………………….

45 Şekil 2.32. Kaynak Gerilimine Bağlı Olarak Yayılım Gecikmesinin

Değişimi ……………………………………………………….

45 Şekil 2.33. Bulanık Küme …………………………………………………. 48 Şekil 2.34. Üyelik Fonksiyonu ……………………………………………. 49 Şekil 2.35. Üyelik Derecelerinin Gösterimi ……………………………….. 50 Şekil 2.36. Bulanık Kümeler

(a) Dış Bükey (b) Dış Bükey Olmayan ……………………………………

51

SayfaŞekil 2.1. FF Kontrol Girişleri İçin Kurma-Tutma Zamanları ………….. 6 Şekil 2.2. Lojik Entegrelerde Meydana Gelen Yayılım Gecikmesi …….. 7 Şekil 2.3. Ardışıl Kaydediciler…….. ........................................................ 8 Şekil 2.4. Kaydedicilere Ulaşan Clock Sinyallerinin Şekli……………… 8 Şekil 2.5. Ring Osilatörü Kullanılarak Yapılmış Basit bir Clock Üreteci.. 9 Şekil 2.6. Kristal Osilatör Devresi ………………………………………. 9 Şekil 2.7. H Ağaç Yapısı ………………………………………………... 10 Şekil 2.8 Dijital Entegrelerde Gürültü Emniyet Payının Tespiti ……….. 12 Şekil 2.9. Dinamik Güç Harcaması Analizi İçin CMOS İnverter .……… 15 Şekil 2.10. CMOS invertörün anahtarlaması süresince, giriş ve çıkış

gerilim dalga şekilleri ile kondansatör akımının dalga şeklileri

16 Şekil 2.11. CMOS bağlı yüklerin kapasite etkisi oluşturması ……………. 17 Şekil 2.12. a) İki Kararlı Devrelerin Basit Blok diyagramı

b) Gerilim Transfer Eğrisi ……….....................................

20 Şekil 2.13. Statik Latch Devre Şekli ……………………………………... 20 Şekil 2.14. Gerilim Değişim Eğrisi ………………..................................... 21 Şekil 2.15. Kaskad Bağlı İki İnverter …………………………………….. 21 Sekil 2.16. İki kararlı Devrelerin Davranışını Temsil Eden Faz Aralığı …. 24 Şekil 2.17. Kurma Süresince İki İnvertörden Oluşan Döngüdeki Geçici

Durum Sinyalinin Yayılım Gecikmesi ………………………..

24 Şekil 2.18. S-R Latch Devre Şekli ………………………………………... 26 Şekil 2.19. Giriş ve Çıkış Dalga Şekilleri ………………………………… 28 Şekil 2.20. NAND-Tipi CMOS Statik Latch Devre Şekli ………………... 31 Şekil 2.21. NAND-Tipi CMOS Statik Latch Devresinin Karakteristik

Dalga Şekli ……………………………………………………

32 Şekil 2.22. Devrede kullanılan MOSFET'lerin İşlem Bölgeleri …………. 33 Şekil 2.23. MOSFET’in Büyük İşaret Eşdeğer Devresi ………………….. 34

vii

SayfaŞekil 2.37. Bulanık Denetleyicinin Genel Yapısı ......................................... 52 Şekil 2.38. Sinirsel Bulanık Kontrol Sisteminin İşlem Adımları …………. 54 Şekil 3.1. Fuzzy Logic Fis Editörü ………………………………………. 55 Şekil 3.2. Kapasitif Yüke Ait Üyelik Fonksiyonu ……………………….. 56 Şekil 3.3. Kaynak Gerilimine Ait Üyelik Fonksiyonu …………………… 56 Şekil 3.4. Yayılım Gecikmesine Ait Üyelik Fonksiyonu ………………... 57 Şekil 3.5. Kurallar ………………………………....................................... 57 Şekil 3.6. Giriş Değişkenlerine Göre Çıkış Değerinin Değişimi ………… 58 Şekil 3.7. Giriş Değişkenlerine Bağlı Olarak Çıkışın Üç Boyutlu

Değişimi…………………………………………………………

58 Şekil 3.8. Latch ve Sürme Devresinin Blok Diyagramı ………………….. 60 Şekil 3.9. Latch ve Sürme Devresinin Açık Şekli ....................................... 60 Şekil 3.10. Giriş, Çıkış ve Clock Sinyalleri ………………………………... 62 Şekil 4.1. Fuzzy Logic Fis Editörü ……………………………………….. 81 Şekil 4.2. Yük İnvertörünün Üyelik Fonksiyonu …………………………. 82 Şekil 4.3. Kurallar ………………………………........................................ 83 Şekil 4.4. Giriş Değişkenlerine Göre Çıkış Değerinin Değişimi …………. 84 Şekil 4.5. Giriş Değişkenlerine Bağlı Olarak Gecikmenin Üç Boyutlu

Değişimi ………………………………………………………..

85 Şekil 4.6 Girişe Bağlı Olarak 1.İnvertör Boyutunun Üç Boyutlu Değişimi 85 Şekil 4.7. Girişe Bağlı Olarak 2.İnvertör Boyutunun Üç Boyutlu Değişimi 86

viii

ÇİZELGELER DİZİNİ

Sayfa Çizelge 2.1. S-R Latch Devresinin Doğruluk Tablosu…………………... 26 Çizelge 2.2. PMOS Transistorların İşlem Modları ……………………… 27 Çizelge 2.3 Farklı İşlem Bölgelerindeki Gate Kapasitesi ………………. 34 Çizelge 2.4. Yüke Bağlı Olarak 1. İnvertörün Boyutları ………………... 72 Çizelge 2.5. Yük ve 1. İnvertöre bağlı olarak 2. İnvertörün Boyutları …. 73 Çizelge 2.6. Yük İnvertörünün Değişimine Bağlı Olarak 1. ve 2. İnvertör

Boyutları ve Gecikme Zamanının Değişimi ……………….

79 Çizelge 2.7. Giriş İnvertörünün Değişimine Bağlı Olarak 1. ve 2.

İnvertör Boyutları ve Gecikme Zamanının Değişimi ………

79

1

1. GİRİŞ 1.1. GENEL Elektronikte veri saklama elemanı olarak birçok yapı kullanılmaktadır. Veri saklama

elemanlarından bazıları latch, flip-flop, Sram, Ddram dir. Çağdaş sayısal elektronikte

temel hafıza elemanı olarak flip-flop denilen elemanlar kullanılmaktadır ( Ekiz, H.,

2003 ). İkili bilgilerin flip-floplara farklı şekilde uygulanması sonucu, flip-flop

çeşitleri oluşmaktadır. Flip-floplar giriş sinyaline veya zamanlayıcı ( clock ) olarak

kullanılan sinyalin durumuna göre tepki gösterirler. Zamanlayıcı olarak kullanılan

sinyale senkronlayıcı darbe denilmektedir. Senkronlayıcı darbenin hangi durumuna

tepki gösterdiğine bağlı olarak flip-floplar iki gruba ayrılırlar. Darbenin yalnız kararlı

durumuna tepki gösteren flip-floplara LATCH ( Kilit ) denir.

Latchler genellikle dijital devrelerde sinyal depolama ve sinyal geciktirme elemanı

olarak kullanılmaktadırlar ( Dejhan, K., vd., 2000 ). Letchler temel olarak birbirine

kaskad bağlı iki adet invertörden ( çevirici ) oluşmaktadır.

Statik ardışıl devrelerin temel yapısını S/R latchler oluşturmaktadır. S/R latchler

genellikle kaskad bağlı iki adet NOR Gates ya da NAND Gates den oluşmaktadır. Bu

her iki tip S/R latchde de pozitif geri besleme kullanılmaktadır ( Wu, C.Y., 1988 ).

Kullanılan bu pozitif geri beslemeden ötürü latchler PSPICE similasyonlarında fazla

işlem zamanı gerektirmektedirler.

Latchler diğer hafıza elemanları ile karşılaştırıldıklarında; daha fazla güç harcadıkları

ve daha fazla yer kapladıkları görülmektedir. Ayrıca latchlerde yarı kararlı ( meta-

stable ) durumlar oluşmaktadır. Yani giriş sinyallerinin durumuna göre, çıkış sinyali

kararsız bir durum göstermektedir ( Dejhan, K., vd., 2000 ).

Dijital devrelerde clock sinyalinin yükselme ve düşme zamanı minimum olmalı ve

gecikmesi sıfır olmalıdır. Gerçek uygulamalarda ise gecikme sıfır olmamaktadır. Bir

dijital devrede clock sinyalinin devre elemanı olan chiplere ulaşmasındaki zaman

farklılığına clock skew denilmektedir ( Nedovic, N., vd., 2003 )

2

1.2. ÇALIŞMANIN AMACI VE KAPSAMI

Dijital uygulamalarda latchler için birçok modelleme yapılmıştır. Bunlardan bir

kısmı; en küçük boyutta, en az güç harcamasını sağlamak ve hızı en yüksek seviyeye

çıkarmaktır. Bir kısmının amacıda; clcok skew ve yarı kararlı durumları ortadan

kaldırmaktır. Clock sinyalindeki gecikmeyi azaltmak için; ring osilatörler, kristal

osilatörler, H ağaç yapısı gibi yöntemler geliştirilmiştir ( Yoshizava, H., 1998 ).

En küçük transistor boyutu ile en az güç harcamasını ve en hızlı latchi tasarlamak

için de, latchlerin çıkışına kondansatör bağlayarak yük oluşturulmuş ve zaman

gecikmeleri ile güç harcamaları ölçülmüştür. Bu similasyonlardan alınan değerlere

göre en ideal durumu bulabilmek için algoritmalar oluşturulmuştur.

Bu çalışmada latchin çıkışına kondansatöre göre daha gerçekçi olan MOSFET’

lerden oluşan invertör bağlanmıştır. Bağlanan bu invertördeki MOSFET’ lerin

boyutları değiştirilerek çıkış kapasitesi arttırılıp azaltılmıştır. Çıkış kapasitesinin

değişimine göre zaman gecikmeleri ölçülmüştür. Bulunan zaman gecikmelerini en

aza indirebilmek için latch’in girişinde kullanılan invertörün ve latch’ de kullanılan

invertörlerin boyutları değiştirilerek yüzlerce similasyon yapılmıştır.

Sonuç olarak bu çalışmada; similasyonlardan elde edilen en ideal zaman gecikmesine

ait transistör boyutlarını, yüzlerce similasyon yapmadan bulduran bir algoritma

yazılması amaçlanmıştır. Bu doğrultuda MATLAB Programının FUZZY

TOOLBOX’ ında ( Bulanık Mantık ) giriş ve yük invertörlerinin boyutlarına göre en

ideal latch boyutunu ve zaman gecikmesini bulduran bir program oluşturulmuştur.

3

2. MATERYAL VE YÖNTEM

2.1. MATERYAL

2.1.1. VERİ SAKLAMA ELEMANLARI

2.1.1.1. Flip-Fflop

Çağdaş sayısal elektronikte temel hafızalı devre elemanı olarak FLİP – FLOP denilen

elemanlar kullanılmaktadır. Flip-flop ların değişik şekilleri vardır. Bu çeşitlerin tümü

aşağıdaki ortak özelliklere sahiptir (Ekiz, H., 2003 ).

• Bir flip-flopun iki çıkışı vardır. Q ve Q’

• Kararlı bir flip-flop da Q’ çıkışının lojik durumu Q çıkışının lojik durumunun

tam tersidir. Kararlı bir flip-flopta QQ’=00 ve QQ’=11 durumları olmaz. Bu

durumlar yalnız flip-flopun bir kararlı durumdan diğer kararlı duruma geçişi

sırasında ve hissedilmez kadar kısa sürede meydana çıkar ve kayıp olurlar.

• Q=1 ve Q’=0 durumu flip-flopun lojik 1 durumu olarak, Q=0 ve Q’=1

durumu ise flip flopun lojik 0 durumu olarak kabul edilmiştir.

• Flip flopa giriş sinyali uygulanmadığı sürece flip flop mevcut durumunu

korumaya devam eder. Yani bir bit hafıza elemanı görevini sürdürür.

• Değişik çeşit flip floplar görevine göre değil, yalnız giriş sinyallerinin

sayısına ve bu sinyallere verilecek olan tepkilere göre farklılaşırlar.

İkili bilgilerin flip-flopa farklı şekilde uygulanması sonucu, flip-flop çeşitleri oluşur.

Diğer bir değişle; temel flip-flop devresinin bağlantısının değiştirilmesi ve yeni

özellikler eklenmesi ile oluşturulan değişik flip flop çeşitleri bulunmaktadır.

Bunlardan en çok kullanılanlar:

1. R – S (Reset-Set) tipi FF

2. Tetiklemeli (clocked) R-S FF

3. J – K tipi FF

4

4. Ana – Uydu (Master – Slave) tipi FF

5. D (Data) tipi FF

Ayrıca flip-floplar Asenkron veya Senkron olarak ikiye de ayrılır. Asenkron giriş

sinyallerinin hiçbir şarta bağlı olamadan istenilen anda uygulanabileceği ve

uygulandığı anda etkili olabileceği anlamını taşır. Asenkron flip-floplardan farklı

olarak senkron flip-floplar esas giriş sinyallerine ( R, S, D , J, K ) bu sinyallerin

durum değiştirdiği anlarda değil Senkronlayıcı ( zamanlayıcı ) olarak kullanılan CLK

veya diğer bir sinyalin sabitliği veya ani olarak durum değiştirmesi sırasında tepki

gösterirler.

Senkronlayıcı darbenin hangi elemanına ( seviyesi, yükselişi, düşüşü ) tepki

gösterdiğine bağlı olarak flip-floplar iki sınıfa ayrılır. Darbenin yalnız kararlı

durumuna tepki veren flip-floplara KİLİT ( LATCH ) denir. Darbenin ani olarak

yükselişine veya düşüşüne tepki veren flip-floplara ise TETİKLENEN (

TRIGGERLER ) denir (Ekiz, H., 2003 ).

2.1.1.2. Latch İle Flıp-Flop Arasındaki Farklar

• Latch flip-floplar iki şekilde dizayn edilebilirler. Bunlardan birincisinde clock

sinyali kullanılmaz. Giriş sinyallerinin ( R, S, J, K, D ) durum değişikliğine

göre tepki verirler. İkinci yapıda clock sinyali kullanılır. Fakat bu yapıdaki

latch flip-floplar; esas giriş sinyallerine bu sinyallerin durum değiştirdiği

anlarda değil senkronlayıcı olarak kullanılan clock veya diğer bir sinyalin

varlığı ve sabitliği sırasında tepki gösterirler.bunu sağlamak için esas sinyal

kaynakları asenkron R-S flip-flopun girişlerine direkt olarak değil, bir girişi

senkronlayıcı sinyal kaynağına ( C ) bağlanmış olan VE kapıları veya

VEDEĞİL kapıları üzerinden bağlanır.

• Latch tipi devrelerde girişler etkin olduğu sürece o elemanın içeriği

değiştirilebilir.

• Flip-flop larda clock sinyalinin yükselişi veya düşüşüne göre çıkış değeri

değişir. Clock sinyalinin kararlı durumlarında ( clock sinyalinin sabit bir

seviyede olduğunda ) flip-flop un çıkışı değişmez.

5

Register ( Kaydedici ) tasarımında dikkat edilmesi gereken bazı hususlar vardır.

Bunlar yerine getirilmezse register çalışmaz veya verimsiz çalışır. Bunları sırasıyla

inceleyelim.

2.1.2. CLOCK İŞARETİ

Sayısal sistemlerdeki elemanların eş zamanlı çalışmasını sağlayan dikdörtgen dalga

şeklinde bir işarettir. Clock işareti ile denetlenen elemanlar sadece clock işareti etkin

olunca işlem yaparlar. Onun dışında eski konumlarını korurlar. Clock işaretinin

kullanılması açısından elemanlar ikiye ayrılırlar.

2.3.1. Düzey Tetiklemeli Elemanlar : Clock işaretinin bir düzeyini ( pozitif lojikte

‘1’ düzeyini ) etkin düzey olarak kabul ederler. Bu elemanlar clock işareti ‘1’

düzeyindeyken işlem yaparak durumlarını ve çıkışlarını değiştirirler.

Clock işaretinin ‘1’ düzeyindeyken girişler işleme sokulduğundan, bu süre boyunca

giriş değerleri sabit tutulmalıdır. Aksi durumda ardışıl elemanın çıkışının alacağı

değer belirsiz olur. Bu süreye kayıt süresi denir clock işaretinin ‘0’ olduğu sürede

ise girişler değiştirilebilir. Bu süreye yerleşme süresi denir.

2.3.2. Kenar Tetiklemeli Elemanlar : clock işaretinin bir kenarını ( pozitif lojikte

çıkan kenar ) etkin kenar olarak kabul ederler. Bu elemanlar clock işareti 0-1 geçişi

yapınca ( çıkan kenar ) işlem yaparak durumlarını ve çıkışlarını değiştirirler. Clock

işareti geçiş yapmazsa eski durumlarını korurlar. Negatif lojikte ise işlemler 1-0

geçişinde ( inen kenar ) yapılır. Clock işaretinin 0-1 geçişi yaparken girişler işleme

sokulduğundan, bu kenardan belli bir süre önce ve sonra giriş değerleri sabit

tutulmalıdır. Aksi durumda ardışıl elemanın çıkışının alacağı değer belirsiz olur.

6

2.1.3. FLIP-FLOP VE LATCH PARAMETRELERİ

2.1.3.1. KURMA VE TUTMA ZAMANLARI ( Set-up, Hold Time )

2.1.3.1.1. Kurma Zamanı (set-up time, ts) : Flip-floplar girişlerdeki tetikleme

sinyalinin durumuna göre çıkış değerini değiştirirler. Flip-flop girişlerindeki

tetikleme sinyalinin flip-flop çıkışını (Q,Q’) değiştirmesi için geçen zamana kurma

zamanı denir. Devreler dizayn edilirken izin verilebilen minimum kurma zamanı

belirlenmelidir. Eğer bu zaman gereksinimi sağlanmazsa, devre tetikleme sinyalinin

durum değişikliklerine güvenli tepki vermeye bilir.

2.1.3.1.2. Tutma Zamanı (hold time, th) : Tetikleme sinyalinin senkronize

girişlerdeki durum değişikliğini hissedebilmesi için gerekli zaman aralığıdır. Devre

tasarımcıları tarafından minimum sınırı belirlenen bu zamanın sağlanmaması

durumunda flip-flop güvenli olarak tetiklenemez.

Şekil 2.1. FF Kontrol Girişleri İçin Kurma-Tutma Zamanları

Tetiklemeli flip-flop un tetikleme sinyaline düzgün tepki verebilmesi için, senkronize

girişlerin belirli bir süre değişmeden durması gerekir (Kurma ve tutma

zamanlarından dolayı). Bu süre, tetikleme sinyalinin durum değiştirmesinden önce

‘ts’ kadar, durum değişikliğinden sonra ‘th’ kadar olmalıdır. Senkron sistemlerde çok

önemli olan bu zamanların ölçümünde, durum değişikliklerinin %50 seviyesi

referans olarak alınır.

7

2.1.3.1.3. Yayılım Gecikmesi (Propagation Detay-tpd ) ve Yayılım hızı (

Propagation Speed )

Dijital devrenin veya lojik kapının girişindeki değişme ile buna bağlı olarak çıkışta

meydana gelecek değişme arasındaki zaman farkına ‘yayılma gecikmesi’ adı verilir

ve nanosaniye (nsn) cinsinden ifade edilir. Yayılım hızı ise yapılan işlemin hızını

belirtir ve MHz cinsinden ifade edilir.

Şekil 2.2. Lojik entegrelerde meydana gelen yayılım gecikmesi

tpHL → 1’ den 0’a geçerken harcanan zaman,

tpLH → 0’dan 1’e geçerken harcanan zaman,

tpd → iki değerin (tphl ve tplh ) ortalaması.

Genelde tpHL ve tpLH değerleri yükleme durumlarına baglı olarak değişebilir ve

aynı değerlerinde olmayabilir. Aynı değerde olmaması durumunda , iki değerin

aritmetik ortalaması alınır.

2.1.3.1.4. CLOCK SKEW

İdeal clock sinyalinin yükselme ve düşme zamanları minimum olmalıdır ve

gecikmesi sıfır olmalıdır. Gerçek uygulamalarda clock sinyalinin gecikmesi sıfır

değildir.

Bir sayısal devrede clock sinyalinin devre elemanları olan çiplere ulaşmasındaki

zaman farklılığına clock skew denir. Bir başka değişle devrede tek bir clock sinyali

olmasına rağmen her bir devre elemanının clock sinyali diğerine göre faz farklıdır.

Aşağıdaki şekilde ardışıl kaydediciler görülmektedir. Şekil 2.3 deki bütün

kaydedicilere aynı clock sinyali uygulanmıştır ama her bir kaydediciye ulaşan clock

sinyali birbirinden farklıdır (Nedovic, N., 2003)

8

Şekil 2.3 Ardışıl kaydediciler.

Şekil 2.3 deki devrenin clock sinyalleri aşağıdaki şekil 2.4 de gösterildiği gibi olur.

Şekil 2.4 Kaydedicilere ulaşan clock sinyallerinin şekli

Flip-flop girişlerinin set-up ( kurma süresi ) ve hold time ( tutma süresi ) değerlerini

karşılaması sağlanmalıdır ve bu önemli bir dizayn problemidir. Yayılım

Gecikmesinin ( Propagation Delay ) önemli olduğu hesaplamalarda clock skew ihmal

edilemez.

Bilgisayar sistemlerinde clock skew için makine saykılının %10’ una kadar izin

verilir. VLSI chip dizaynında da bu değeri sağlamak önemli bir problemdir.

Chiplerde clock sinyali üreteci olarak ring osilatör kullanmak en basit tekniktir.

Böyle bir osilatör devresi şekil 2.5 de görülmektedir.

9

Şekil 2.5. Ring osilatörü kullanılarak yapılmış basit bir clock üreteci

VLSI chip ailesinde yüksek performans için kristal osilatör kullanan ayrı clock

chipleri kullanılır. Şekil 2.6 da kristal osilatör devresi görülmektedir. Bu devre

hemen hemen seri rezonans devresidir. Devredeki kristal çıkışta düşük yük

empedansı oluşturur. Bu devrenin eşdeğer modeli kristal seri RLC devresi gibi

düşünülebilir. Bu devre sayesinde daha yüksek seri direnç, daha düşük osilasyonlu

frekans meydana gelir. Ayrıca kristalin terminallerindeki çıkış yükü frekans ve

frekans kararlılığı üzerinde etkilidir.

Şekil 2.6. Kristal Osilatör Devresi

Clock sinyalindeki gecikmeleri önlemenin ideal yolu H ağacı denilen bir yapıdır.

Böyle bir yapı şekilde görülmektedir. Bu yapıda bütün dal noktalarının merkeze olan

mesafesi aynıdır. Böylelikle sinyal gecikmesi aynı olmuş olur. Fakat bu yapının

uygulanması kaynak sınırlaması ve fanout gereksinimi için oldukça zordur (Nedovic,

N., 2003).

10

Şekil 2.7. H Ağaç Yapısı

11

2.1.4. SAYISAL ENTEGRE TERMİNOLOJİSİ

2.1.4.1. Güç Harcaması ( Power Dissipation )

‘Güç Harcaması’; bir lojik kapının harcadığı güç miktarıdır ve mW cinsinden ifade

edilir.Entegrede harcanan güç genelde tek bir kaynaktan elde edilir . Entegrenin güç

kaynağına bağlanacak ucu bipolar entegrelerde ‘Vcc’, CMOS entegrelerde ‘Vdd’

olarak isimlendirilir. Bir lojik kapının bağlı olduğu güç kaynağından çekeceği akım,

kapının çıkışının aldığı değere (0 veya 1) göre değişir. Bu değişiklik, entegre

devrenin harcadığı gücün değişmesi sonucunu doğurur. Entegre devrenin harcadığı

gücü bulmak için, çıkısın ‘0’ ve ‘1’ olduğu anlarda entegrede harcanan gücün

ortalaması alınır.

2.1.4.2. Çıkış Kapasitesi ( fan out )

Bir lojik kapının çıkışına bağlanabilecek maksimum yük sayısına ‘çıkış kapasitesi –

fan out ’denir.’fan out’ değeri entegre çeşidine göre farklılık gösterir. Karmaşık

devrelerde ,kullanılan entegrenin çıkışına kaç tane kapı devresinin

bağlanabileceğinin bilinmesi gerekir.Çıkış ucuna fazla sayıda yük bağlanırsa entegre

bozulur.

Ardı ardına bağlanacak entegrelerin aynı cins olması uygulamada kolaylık sağlar.

‘Fan Out’ değeri ,kullanılan entegrelerin giriş ve çıkış akımlarına göre hesaplanır.

2.1.4.3. Gürültü Bağışıklığı ( Noise Immunity-Noise Magrin )

Gürültü bağışıklığı ,devrenin çalışmasına etki etmeyecek şekilde izin verilebilen

gürültü sınırıdır ve mV cinsinden ifade edilir.TTL entegrelerin 1 konumuna gelmesi

için 2.4v Gereklidir derken ,bunun 0.4V’u gürültü payı olarak konmuştur. ‘o’

seviyesi için de durum aynıdır.

2.1.4.4. Emniyet payı: Bir sayısal devrenin girişine gelen gürültü işaretlerini, gerçek

işaretten ayırabilmek için konulan gerilim farkına sayısal devrenin ‘gürültü-emniyet

12

payı’ denir. ( Şekil 2.8 ) Diğer bir değişle ,lojik devrede giriş ve çıkış işaretlerinde

‘1’ve ‘0’ seviyeleri arasındaki fark , ‘gürültü emniyet payı’ olarak isimlendirilir.

Şekil 2.8 Dijital entegrelerde gürültü emniyet payının tespiti

2.1.4.5. Hız-Güç üretimi (Speed – Power Product)

Sayısal entegreler başlangıçtan beri düşük yayılım gecikmesi ve küçük güç

harcaması özellikleriyle tanımlanır. Lojik entegre aileleri çok değişik hız-güç

harcaması oranına sahiptirler. Bu nedenle sayısal entegreleri kıyaslamada

kullanılacak özelliklerden birisi , ‘hız-güç üretimi’ olarak isimlendirilen ve kapı

yayılım gecikmesi ile kapı güç harcamasının çarpımından elde edilen değerdir.

Örneğin; bir entegrede yayılım gecikmesi 10 nsn ve ortalama güç harcaması 50 mw

ise ;Hız-güç üretimi =10 nsn *50 piko watt-sn (50 piko joule) olarak bulunur.

Sayısal entegrelerin seçiminde düşük hız-güç üretimi tercih edilir. Bu nedenle ,

tasarımcılar entegrenin hızını artırarak yayılım gecikmesini düşürmeye veya güç

harcamasını düşürerek hız-güç üretimini küçültmeye çalışmaktadır. Ancak, transistör

tetiklemeli devrelerin özelliği nedeniyle her ikisini beraber yapmak zordur.

2.1.4.6. Besleme Gerilimi ve Çalışma Isısı

Besleme gerilimi ; entegrenin çalışması için güç kaynağından entegreye uygulanması

gereken gerilim değerini ifade eder.

Çalışma ısısı; entegrenin normal çalışmasını gerçekleyebilmesi ve bozulmadan

çalışabilmesi için imalatçı firma tarafından belirlenen sıcaklık bandıdır.

13

2.1.5. TAMAMLAYICI MOS LOJİK (CMOS) TEKNOLOJİSİ

Tamamlayıcı MOS ( CMOS ) lojik ailesinde P ve N kanal MOSFET’ler birlikte

kullanılmaktadır. CMOS ailesi, P-MOS ve N-MOS kanalın sahip olduğu üstünlükleri

aynı devrede toplar. CMOS entegreler, P ve N tipi MOS’lara göre çok daha karmaşık

bir yapıya ve daha düşük eleman yoğunluğuna sahiptirler.

CMOS entegreler PMOS ve NMOS teknolojilerine göre daha yüksek hız ve daha

düşük güç tüketimi gibi avantajlara sahiptirler. LSI alanı içerisinde pek fazla

kullanılmayan CMOS ailesi, MSI alanında TTL’nin rakibi olarak kullanılmaktadır.

TTL’ye göre daha basit üretim işlemine ve daha yüksek paketleme yoğunluğuna

sahip CMOS ailesi, bu özellikleri nedeni ile bir entegre içerisinde daha fazla sayıda

eleman oluşturmasına imkan tanır. Genelde TTL’lere göre daha yavaş olan CMOS

entegrelerin yeni serilerinde yüksek hızlı elemanlar üretilmektedir.

2.1.5.1. CMOS Entegrelerin Özellikleri

2.1.5.1.1. CMOS Entegrelerde Kullanılan Seriler : CMOS ailesindeki dijital

entegreler çeşitli serilerde üretilmektedir. İlk üretilen CMOS’lar 400A serisinde

iken, geliştirilmiş versiyonu olan CMOS’ lar daha yüksek çıkış akımı ile 400B serisi

olarak üretilmektedirler. 74C ve 54C seriri olarak üretilen CMOS serisi entegreler,

TTL entegresi ile fonksiyon ve pin olarak tam uyumludur. TTL eşdeğeri yerine

kullanılabilen 74C serisinin performansı, 4000 serisi ile aynıdır. Motorola firması

4000 serisini 14000 serisi olarak üretmektedir. Yani, 4004 ile 14004 fonksiyon ve

ayak uyumludur. Sygnetics firması, aynı seriyi HCT4001 şeklinde tanımlamaktadır.

74C serisinin geliştirilmiş şekli daha hızlı olarak imal edilen 74LS serisi TTL’lerin

karşılığı olan 74HC serisi (yüksek hızlı CMOS) entegrelerdir. Bu tipin daha

geliştirilmiş serisi ise, doğrudan TTL çıkışlar tarafından sürülebilen 74HCT serisidir.

Farklı lojik ailelere mensup entegrelerin birlikte kullanılma durumu daha sonraki

konularda izlenecektir.

14

2.1.5.1.2. Besleme Gerilimi ve Gerilim seviyeleri : 4000 ve 74C serisi entegreler;

3-15 Volt arasındaki gerilimler ile, 74HC ve 74HCT serileri ise 2-6 volt arasındaki

gerilimler ile çalışırlar. CMOS ve TTL entegreler birlikte kullanıldığı zaman,

CMOS’un Vdd ve TTL’nin Vcc gerilimlerini aynı kaynaktan sağlamak için her iki

tip eleman +5V ile çalıştırılabilir.

CMOS elemanların yalnızca CMOS elemanları sürme durumunda çıkış gerilim

seviyesi; ‘0’ konumunda yaklaşık 0 V, ‘1’ konumunda ise + Vdd değerinde olur.

CMOS entegreler Vdd = +5 V ile çalıştırıldığı zaman, VIL(MAX) = 1.5V ve VIH(MIN) =

3.5 V olarak kabul edilir.

2.1.5.1.3. Gürültü Sınırları : CMOS entegrelerin DC gürültü bağışıklıkları; Vnmh

=Vnml =%30 Vdd olarak ifade edilir.Vdd=+5 V ise, her iki lojik durumundaki

gürültü sınırı 1.5V olarak bulunur. Bu değer TTL ve ECL’den daha iyidir ve bu

durum yüksek gürültü ortamındaki uygulamalarda CMOS’u üstün duruma geçirir.

2.1.5.1.4. Güç Harcaması : CMOS lojik devreler statik durumda iken (durum

değişmediği zaman) güç harcaması çok düşüktür. Vdd = +5 V olduğu zaman her bir

kapı için 2.5 Nw’lık bir güç harcaması, Vdd=+10 V durumunda ise 10 NW’lık bir

güç harcaması oluşur.

DC çalışmada düşük seviyede kalan CMOS entegrelerin güç tüketimi, anahtarlama

durumu söz konusu olduğu durumlarda yükselir. Örneğin; DC çalışmada 10mW olan

güç tüketimi;100KHZ’de Pd= 0.1 mW değerini alır. Bunun nedeni, çıkışa bağlı yük

nedeni ile oluşan kapasitenin üzerinden akan şarj akımıdır.

CMOS İnverter lerde statik ve dinamik güç olmak üzere iki tip güç harcaması vardır.

CMOS inverterlerdeki statik güç ihmal edilebilir.

Anahtarlama süresince, çıkış yük kapasitansı sırasıyla şarj ve deşarj olurken CMOS

inverter kaçınılmaz olarak güç harcar. Basit bir CMOS inverter devresi şekilde

görülmektedir. Burada giriş geriliminin dalga şekli ideal olarak kabul edilecek ve

15

yükselme, düşme zamanları ihmal edilecektir. Tipik giriş ve çıkış gerilimlerinin

dalga şekilleri ve yük kondansatörünün olması beklenen akım dalga şekli şekilde

görülmektedir.

Giriş gerilimi düşükten yükseğe ( low to high ) devredeki pMOS transistor off

konumuna gelir ve nMOS transistor akım iletmeye başlar. Faz süresince çıkış yük

kapasitansı Cload, nMOS transistor üzerinden deşarj olur. Böylece, kondansatör akımı

aniden nMOS transistorun drain akımına eşit olur.

Giriş gerilimi yüksekten düşüğe anahtarlandığında ( high to low ), devredeki nMOS

transistor off konumuna gelir ve pMOS transistor iletime geçer. Faz süresince çıkış

yük kapasitansı Cload, pMOS transistor üzerinden deşarj olur. Bundan dolayı

kondansatör akımı aniden pMOS transistorun drain akımına eşit olur.

Şekil 2.9 Dinamik güç harcaması analizi için CMOS inverter

Bir periyottaki ortalama güç harcaması aşağıdaki formülle bulunabilir.

∫=T

avg dttitvT

P0

)().(1

Anahtarlama süresince CMOS inverter içindeki PMOS ve NMOS transistorlar her

bir yarım periyot için akımı iletirler. CMOS inverter için ortalama güç harcaması;

çıkış yük kapasitansının şarj ve dejarjı için gereken güç olarak hesaplanabilir.

16

Şekil 2.10. CMOS invertörün anahtarlaması süresince, giriş ve çıkış gerilim dalga

şekilleri ile kondansatör akımının dalga şeklileri

( )

−+

−= ∫∫

T

Tout

LoadoutDDloadT

avg dtdtdVCVVdt

dtdVoutCVout

TP

2/

2/

0

1

−+

−= 2/22/

0

2

.21..

21 T

ToutloadloadoutDDTout

loadavg VCCVVVCT

P

2..1DDloadavg VC

TP =

f= 1/T olduğundan, denklem yeniden yazılırsa;

fVCP DDloadavg .2= olarak hesaplanabilir.

Formülden de açıkça görülebileceği gibi, CMOS invertörün güç harcaması frekans

ile orantılıdır. Bundan dolayı, anahtarlama frekansının yüksek olduğu yüksek hızlı

işlemlerde, CMOS devrelerin düşük güç avantajı daha az önemli olmaya başlar. Aynı

17

zamanda ortalama güç harcaması bütün transistorların karakteristiklerine ve

boyutlarına bağlıdır. Dolayısıyla, anahtarlama olayı süresince güç tüketiminin

miktarı anahtarlamanın gecikme zamanı ile ilgili değildir. Sonuç olarak, güç

tüketimi, giriş geriliminin VOL den VOH ye geçerken çıkış kondansatörünün şarj ve

deşarj durumlarında oluşur.

2.1.5.1.5. Fan Out : N-MOS ve P-MOS’larda olduğu gibi, CMOS girişleride çok

büyük bir dirence sahiptirler (1010Ω) ve sinyal kaynağından akım çekmezler.Ancak

her bir CMOS giriş 5 pF’lık yük etkisi oluşturur. ( Şekil 2.11 ).Bu giriş kapasitesi ,bir

CMOS elemanın sürebileceği giriş sayısını sınırlar.Bir CMOS elemanın çıkışı, bağlı

bulunduğu tüm girişlerdeki kapasitelerin paralel kombinasyonunu şarj deşarj etmek

zorunda olduğundan,sürülen elemanlarının sayısının artması çıkış anahtarlama

zamanını arttırır.

Şekil 2.11. CMOS bağlı yüklerin kapasite etkisi oluşturması.

CMOS elemanlarda eklenen her bir yük ile ,sürücü devrenin yayılım gecikmesi

ortalama 3 nsn artar. Yüksüz durumda tphl =30 nsn yayılım gecikmesine sahip bir

‘VEDEĞİL’ kapısının 20 yüke sahip olması durumundaki yayılım gecikmesi:

Toplam yayılım gecikmesi = tphl (yüksüz)+(yük sayısı )*3

= 30 nsn +(30nsn)=90nsn olur

Bu durumda fan_out’un maksimum yayılım gecikmesine bağlı olduğu sonucu

doğurur .Genel olarak 1mhz’in altındaki uygulamalarda ‘fan –out’ değeri 50 sayısı

ile sınırlandırılır.

18

2.1.5.1.6. Anahtarlama Hızı : Her ne kadar CMOS büyük kapasitif yükleri sürmek

zorunda olsada ,düşük çıkış direnci (P-MOSFET’in 1 durumundaki Ron direnci ≤

1kΩ dur) yük kapasitansının hızlı şarj olmasını sağlar . Bu durum anahtarlama hızını

arttırır.

4000 serisi ‘VEDEĞİL’ kapısı;

VDD = +5 V’ta ortalama tpd =50 nsn,

VDD = 10V’ ta tpd =25nsn

yayılım gecikmesine sahiptir. Vdd nin artmasıyla tpd değerinin artmasının nedeni;

yüksek besleme geriliminde MOSFET’in RON değerinin küçülmesidir. Bu durum,

yüksek hız gerektiren yerlerde VDD geriliminin mümkün olduğu kadar yüksek

tutulması gerektiğini ortaya çıkarsa da, VDD nin değerinin arttırılması(aynı devre

üzerinde VDD sabittir, buradaki artıştan kasıt VDD değeri daha yüksek bir devre

dizayn etmektir.) ile güç tüketiminin artacağı ortadadır.

19

2.1.6. LATCH

Latch ve Flip-Flop analizi yapmadan önce ARDIŞIL ( Sequential ) devrelerin

elektriksel davranışlarını bilmek gerekmektedir. Çünkü latch ve flip-flop lar bu temel

üzerine oluşturulmaktadır.

Ardışıl devreler, bileşik devrelere geri besleme bloğu eklenerek elde edilen

devrelerdir. Ardışıl devrelerde sıkça kullanılan bellek elemanları, bileşik devrelere

geri besleme yolu ( feedback ) sağlayacak şekilde bağlanırlar.

Belleklerde saklanan ikili bilgiler, sıralı devrelerin durumunu tanımlar. Harici

girişlerden ikili bilgiler alan ardışıl devre, hariçten aldığı ikili bilgi ile, bellek

elemanlarının mevcut durumlarını birleştirerek çıkışta oluşacak ikili değerleri belirler

(Kang, S., 1999)

Geri beslemeli bu devreler çift kararlı, tek kararlı ve serbest çalışan olmak üzere üç

guruba ayrılmaktadırlar. Dışarıdan bir müdahaleye gereksinim duymadan, belirli

aralıklarla durum değiştirerek sinyal üreten devrelere, serbest çalışan devreler

denilmektedir. Dışarıdan uygulanan uygun bir sinyal ile durumunu geçici bir süre

değiştirip, bir süre sonra tekrar eski konumuna dönen devrelere tek kararlı devreler

denilir. Dışarıdan bir müdahale yapılmadığı sürece bulunduğu durumu sürekli

koruyan devrelere de çift kararlı devreler denilmektedir.

Latch ve flip-floplarda kullanılan elemanlar çift kararlı olduğundan, bu tip

elemanların elektriksel davranışları incelenecektir.

2.1.6.1. İki Kararlı Elemanların Elektriksel Davranışları

İki kararlı elemanlar, birbirine çapraz bağlı iki özdeş çevirici ( inverter ) devresi

içermektedir. İki kararalı devrelerin basit blok diyagramı Şekil 2.12.a da

görülmektedir. Şekilden de anlaşılacağı gibi, 1 numaralı invertör çıkış gerilimi, 2

numaralı invertör giriş gerilimine eşittir ( V01 = V12 ). Aynı şekilde 2 numaralı

invertör çıkış gerilimi de 1 numaralı invertör giriş gerilimine eşittir ( V02 = V11 ). Her

iki invertörün de giriş çıkış davranışını inceleyebilmek için, öncelikle invertörlerin

gerilim transfer karakteristiklerinin çizilmesi gerekmektedir. Bu eğri çizilirken x

ekseninde giriş gerilimi, y ekseninde çıkış gerilimi gösterilir. Buna göre çizilen

20

gerilim transfer karakteristik eğrisi şekil 2.12.b de gösterilmiştir. Şekilde görüldüğü

gibi iki gerilim eğrisi üç noktada kesişmektedir. Bu noktalardan iki tanesi kararlı, bir

tanesi kararsız noktadır. Şayet devre bu iki kararlı durumdan birinde işleme başlarsa,

harici bir etki olmadıkça bu konumunu sürekli koruyacaktır.

(a) (b)

Şekil 2.12.a) İki Kararlı Devrelerin Basit Blok Diyagramı b) Gerilim Transfer Eğrisi

Bu anda geri besleme gerilim eğrisinin eğimi, kararlı iki işlem noktasının

bileşkesinden daha küçüktür. Yani invertörlerin kazancı küçüktür. Bunun için; karalı

durumların birinden diğerine geçerken yeterince büyük harici bir sinyal

uygulanmalıdır. Harici sinyal sayesinde invertörlerin geri besleme gerilim kazancı

kararlı noktaların bileşkesinden büyük olmaktadır. Şekil 2.12..b de gösterilen üçüncü

noktada karasız işlem noktasıdır. İşte bu gibi kararlı iki işlem noktasına sahip

devreler; çift kararlı devreler denilmektedir. (Kang, S., 1999)

Şekil 2.12. de latch lerin temelini oluşturan iki kararlı devre şeması görülmektedir.

Latchler genellikle dijital devrelerde sinyal depolama ve gecikme elemanı olarak

kullanılmaktadırlar. Diğer hafıza elemanları ile karşılaştırıldığında latchler, daha

fazla güç harcamaktadırlar ve daha fazla devre alanına ihtiyaç duymaktadırlar.

Şekil 2.13. Statik Latch Devre Şekli

21

Şekil 2.13 de görüldüğü gibi Latchler, birbirine çapraz bağlı iki adet çeviriciden (

invertör ) oluşmaktadır. Bu şekildeki M1 ve M2 mosfetleri P-tipi, M3 ve M4

mosfetleri N-tipi mosfetlerdir. Kararsız işlem noktasında buradaki dört MOSFET de

saturation ( doyum ) bölgesindedir. Bu noktada, eğer devrenin ilk işlemi SET ise,

küçük gerilim sinyalleri transistorların işlem modunda önemli değişikliklere sebep

olacaktır. Bunun için her iki invertör çıkış geriliminde de değişiklik görülür. Örneğin

Şekil 2.14. de görüldüğü gibi, birinci invertörün çıkış gerilimi VoH değerini alırken,

ikinci invertörün çıkış gerilimi VoL değerini almaktadır.

Şekil 2.14. Gerilimin Değişim Eğrisi

Bu olay, küçük işaret analiz yöntemiyle Şekil 2.14. yardımıyla şu şekilde

açıklanabilmektedir.

Şekil 2.15. Kaskad Bağlı İki İnverter

Bu analizde; her iki invertörün giriş ( gate ) kapasitesi Cg, invertörlerin çıkış ( drain )

kapasitesi Cd den daha büyüktür( Cg>> Cd ). İlk önce, devrenin ( V01= V02= Vth )

kararsız işlem noktasında olduğunu varsayalım.

Şekil 2.15. de görüldüğü gibi her bir invertörün Drain akımı diğer invertörön gate

akımına eşit olmaktadır. Buna göre aşağıdaki eşitlik yazılabilir;

221 gmdg vgii ⋅== ……………...(6.1)

112 gmdg vgii ⋅==

22

Bu formüllerde kullanılan gm, invertörün küçük işaret geçiş iletkenliğini temsil

etmektedir. İnvertörlerin gate gerilimleri de şu şekilde ifade edilebilir;

gg C

qv 11 =

gg C

qv 22 = ……………...(6.2)

Her bir invertörün küçük sinyal gate akımı zamanın türevi şeklinde yazılabilir.

dtdv

Ci ggg

11 =

dtdv

Ci ggg

22 = ……………...(6.3)

Denklem 6.1 ile 6.3 birlikte düzenlenirse;

dtdv

Cvg gggm

12 =⋅ ……………...(6.4)

dtdv

Cvg gggm

21 =⋅ ..…...………..(6.5)

dtdqq

Cg

g

m 12 =⋅ ……………...(6.6)

dtdqq

Cg

g

m 21 =⋅ ……………...(6.7)

Denklem 6.6 ve 6.7 deki diferansiyel eşitlikler birlikte q1 in zamana bağlı davranışını

tanımlayarak ikinci dereceden diferansiyel eşitliği vermektedir.

21

2

1 dtqd

gC

qCg

m

g

g

m ⋅=⋅ ise 1

2

21

2

qCg

dtqd

g

m

= ……………...(6.8)

23

Bu eşitlik geçici durum sabitesi τ0 kullanılarak basitleştirilebilir,

120

21

2 1 qdtqd

τ= ile

m

g

gC

=0τ ……………...(6.9)

( ) ( ) ( ) ( ) ( )00

200

200 101101

1ττ ττ tt

eqq

eqq

tq+− +

+−

= …………….(6.10)

( ) ( )00 11 gg vCq ⋅= …………….(6.11)

( ) ( ) ( )( ) ( ) ( )( ) 00 002100

21

020020200202ττ ττtt

evvevvtv+−

++−= …………….(6.12)

( ) ( ) ( )( ) ( ) ( )( ) 00 002100

21

010010100101ττ ττtt

evvevvtv+−

++−= …………….(6.13)

t’nin büyük değerleri için zamana bağlı olan denklem 2.16 ve 2.17

basitleştirilebilmektedir, bu durumda denklemler şu şekilde yazılabilir.

( ) ( ) ( )( ) 00021

0100101ττt

evvtv+

+=

…………….(6.14)

( ) ( ) ( )( ) 00021

0200202ττt

evvtv+

+=

Burada görüldüğü gibi, her iki çıkış geriliminin de büyüklüğü zaman ile üstsel olarak

artmaktadır. dv01(0) ve dv02(0) küçük değerli polaritelere bağlı olarak, her bir

invetörün çıkış gerilimi ilk değeri olan Vth değerinden VOL yada VOH değerine

sapmaktadır. Dolayısıyla v01 her zaman v02 nin zıttı olmalıdır. Çünkü; bu iki çıkış

gerilimi bir birinin tersi değerleri almaktadır. Örneğin;

OHth

OLOHth

VOLyadaVVvyadaVVVv

→→

::

02

01 …………….(6.15)

gibi birbirinin zıttı değerleri almaktadırlar.

24

Şekil 2.16. İki Kararlı Devrelerin Davranışını Temsil Eden Faz Aralığı

v01 ve v02 arasındaki bu ilişkiyi yukarıdaki faz aralığı grafiği açıklamaktadır. V01=Vth,

V02=Vth işlem noktası karasız bölgeyi göstermektedir. V01=VOL , V02=VOH ve

V01=VOH, V01=VOL işlem noktaları da kararlı bölgeleri göstermektedirler.

Çift kararlı devreler kararsız işlem noktasından, kararlı işlem noktalarından birine

geçerken aşağıdaki şekilde görüldüğü gibi, sinyalin kaskad bağlı iki invertörden

oluşan döngüde birçok kez dolaşabileceği düşünülebilir.

Şekil 2.17. Kurma Süresince İki İnvertörden Oluşan Döngüdeki Geçici Durum

Sinyalinin Yayılım Gecikmesi

25

Bu periot süresince çıkış geriliminin ( v01 ) zamana bağlı davranışı şu şekilde olur;

( )( )

0

001

01 τt

evtv +

= …………….(6.16)

Döngü kazancını ( kaskad bağlı invertörlerin gerilim kazancı ) A harfiyle ifade

edersek;

0τt

n eA+

= …………….(6.17)

Olur. Bu eşitlik, kararlı noktalara erişene kadar sapmanın ( gecikmenin ) zamana

bağlı değişimini ifade etmektedir.

2.1.6.2. S – R LATCH

Şekil 2.18. de S ( SET ) ve R ( RESET ) girişleri olan basit CMOS SR Latch

görülmektedir. Bu devre iki adet CMOS NOR2 kapısı içermektedir. Her bir NOR

kapısının giriş terminallerinden bir tanesi diğer NOR kapısının çıkışı ile çapraz

olarak bağlanmıştır. SR Latch devresi bir birini tamamlayan Q ve Q’ çıkışlarına

sahiptir. Q çıkışı lojik ‘1’ iken Q’ çıkışı lojik ‘0’ dır. Aynı şekilde Q çıkışı lojik ‘0’

iken Q’ çıkışı lojik ‘1’ dir. Şekilden de kolaylıkla görülebileceği gibi her iki girişte

lojik ‘0’ olduğunda çıkış bir önceki çıkış konumunu korur. Şayet set girişi lojik ‘1’,

reset girişi lojik ‘0’ yapılırsa Q çıkışı lojik ‘1’ Q’ çıkışı lojik ‘0’ olur. Bunun anlamı

SR Latch, önceki durumunu önemsemeksizin set pozisyonunu alır demektir. Aynı

şekilde set girişi lojik ‘0’, reset girişi lojik ‘1’ yapılırsa Q çıkışı lojik ‘0’, Q’ çıkışı

lojik ‘1’ olur. Yani SR Latch önceki durumunu önemsemeksizin reset pozisyonunu

alır.

26

Eğer her iki girişte lojik ‘1’ yapılırsa; bu durumda her iki çıkış noktası da lojik ‘0’

olmaya zorlanacaktır. Bundan dolayı bu giriş kombinasyonuna normal çalışma

modunda izin verilemez. Bu devrenin doğruluk çizelgesi aşağıdaki gibidir.

Çizelge 2.1. S-R Latch Devresinin Doğruluk Çizelgesi

S R Q Q’ İş

0 0 Önceki Önceki Hold

1 0 1 0 Set

0 1 0 1 Reset

1 1 0 0 İzin verimez

Şekil 2.18. S-R Latch Devre Şekli

Şekil 2.18 deki dört nMOS transistorun ( M1, M2, M3, M4 ) işlem modları dikkate

alınarak devreyi daha ayrıntılı inceleyelim. Şayet set girişi VOH ve reset girişi VOL ise

paralel bağlanmış olan M1 ve M2 transistorları iletimdedir. Dolayısıyla, Q’

noktasındaki gerilim VOL = 0 kabul edilebilir (lojik-LOW). Aynı zamanda M3 ve M4

transistorları kesimdedir. Bunun sonucunda Q noktasındaki gerilim VOH dir. Eğer

reset girişi VOH ye eşit ve reset girişi VOL ye eşit ise M1 ve M2 kesimde, M3 ve M4

iletimde olur. Her iki giriş gerilimi de VOL ye eşit olursa, SR Latch devresinin önceki

durumuna bağlı olarak iki çıkış durumu oluşur. Bu durumlar aşağıdaki çizelgede

olduğu gibi özetlenebilir. Kolaylık olması için tamamlayıcı pMOS transistorların

işlem modları listelenmemiştir.

27

Çizelge 2.2. PMOS transistorların İşlem Modları

S R Q Q’ Operation

VOH VOL VOH VOL M1-M2 on, M3-M4 off

VOL VOH VOL VOH M1-M2 off, M3-M4 on

VOL VOL VOH VOL M1-M4 off, M2 on

VOL VOL VOL VOH M1-M4 off, M3 on

Şekil 2.18. de verilen devrenin çalışmasını inceleyebilmek için PSPICE devre analiz

programında uygun program aşağıda yazılmıştır. Devrenin 1 ( S Girişi ), 4, 5 ve 6 ( R

Girişi ) noktalarından alınan sinyal eğrileri de şekil 2.19. de verilmiştir.

S-R FLIP-FLOP

VDD 2 0 DC 5V

VR 6 0 PWL(0NS 0V 0.25NS 0V 0.26NS 5V 0.4NS 5V 0.41NS 0V 0.8NS 0V

+0.81NS 5V 1.12NS 5V 1.13NS 0V 1.6NS 0V 1.61NS 5V )

VS 1 0 PWL(0NS 5V 0.1NS 5V 0.11NS 0V 0.5NS 0V 0.51NS 5V 0.7NS 5V

+0.71NS 0V 1.25NS 0V 1.26NS 5V 1.5NS 5V 1.51NS 0V 1.62NS 0V)

.MODEL CMOSN NMOS (Level=7

MPO1 3 1 2 2 CMOSP W=50U L=0.2U

MPO2 5 4 3 3 CMOSP W=30U L=0.2U

MPO3 7 6 2 2 CMOSP W=50U L=0.2U

MPO4 4 5 7 7 CMOSP W=30U L=0.2U

MNO1 5 1 0 0 CMOSN W=20U L=0.2U

MNO2 5 4 0 0 CMOSN W=10U L=0.2U

MNO3 4 5 0 0 CMOSN W=10U L=0.2U

MNO4 4 6 0 0 CMOSN W=20U L=0.2U

MPO5 8 4 2 2 CMOSP W=2U L=0.2U

28

MNO5 8 4 0 0 CMOSN W=1U L=0.2U

MPO6 9 5 2 2 CMOSP W=2U L=0.2U


.TRAN .001NS 2NS

.PROBE

.END

Time

0s 0.4ns 0.8ns 1.2ns 1.6ns 2.0nsV(5)

0VSEL>> Q'

V(4)0V

5.0VQ

V(6)0V

5.0V R

V(1)0V

5.0V S

Şekil 2.19. Giriş Ve Çıkış Dalga Şekilleri

tplh= 0,1086 ns ( 0’ dan1’ e geçerken harcanan zaman )

tphl= 0,1174 ns ( 1’ den 0’ a geçerken harcanan zaman )

29

SR Latch devresinin transient analizi, durum değişikliğindeki sonuçlar dikkate

alınarak açıklanacaktır. Set sinyali uygulanınca önceki reset konumundaki Latch set

oluyor yada reset sinyali uygulanınca set konumundaki Latch reset oluyor. Bie başka

durum, her iki çıkış noktası da eş zamanlı olarak gerilim geçişine uğrar. Çıkışlardan

biri düşük lojik seviyeden yüksek lojik seviyeye yükselirken diğeri çıkış noktası,

kendisinin yüksek lojik seviyesinden düşük lojik seviyeye geçer. Böylece, iki çıkış

noktasının eş zamanlı olarak anahtarlanması için zaman gereksiniminin miktarı bir

problem oluşturur. Bu problemin çözümü, her bir çıkış noktasının iki eş diferansiyel

denkleminin eş zamanlı çözümünü gerektirir. Şayet iki olay eş zamanlıdan ziyade

sıralı olarak meydana gelirse problem oldukça basitleştirilebilir. Bu kabul

anahtarlama zamanının fazla tahmin edilmesine sebep olabilir.

Her iki çıkış noktası için anahtarlama zamanının hesaplanmasında, her iki çıkış ile

toplam parazitik kapasitans bulunacaktır. Devredeki her bir kapasitans aşağıdaki

şekilde ifade edilebilir.

CQ = Cgb,2 + Cgb,5 + Cdb,3 + Cdb,4 + Cdb,7 + Csb,7 + Cdb,8

CQ’ = Cgb,3 + Cgb,7 + Cdb,1 + Cdb,2 + Cdb,5 + Csb,5 + Cdb,6

Set ‘1’ reset ‘0’ olduğu durumda, yükselme zamanı aşağıdaki gibi hesaplanabilir.

trise,Q (SR Latch)= trise,Q (NOR2) + tfall,Q’ (NOR2)

burada şunu unutmamak gerekir, trice,Q anahtarlama zamanını hesaplanmasında NOR2

kapısının yükselme ve düşme zamanları için iki ayrı hesaplamaya ihtiyaç duyulur. Q’

çıkış gerilimi M1 transistorunun iletime geçmesinden dolayı yüksek seviden alçak

seviyeye düşer. Bunu takiben Q çıkışı M3 transistorunun kesime gitmesi ile alçak

seviyeden yüksek seviyeye çıkar. Bu yöntemde M1 ve M2 transistorları kesimde

kabul edilebilir, gerçi M2 Q çıkışının yükselmesinden dolayı iletime geçebilir,

böylece Q’ noktasının düşme zamanını kısaltır. Bu yaklaşım, bununla birlikte,

gecikme zamanı için basit bir tahmin olarak kabul edilebilir.

30

2.1.7. STATİK LATCH DEVRESİNİN OPTİMİZASYONU

Set / Reset Latch, statik ardışıl devrelerde genellikle kullanılan yapılardan biridir. Bu

yapı, statik flip-flopların özünü oluşturmaktadır. Genellikle S / R latchler birbirine

çapraz bağlı iki adet NOR yada NAND kapısından oluşmaktadır. Bu her iki tip S / R

latch devresinde de kompleks pozitif geri besleme bloğu vardır. Bu geri besleme

bloğu SPICE yada diğer devre similatörlerinde geçici durum similasyonu ( transient

simulation ) yaparken fazla zaman tüketimi oluşturmaktadır. Bu problem fazla sayıda

latch içeren kopleks VLSI devrelerde daha kötü sonuçlar oluşturmaktadır. Bu

problemi gidermek için CMOS S / R latch devreleri için genel zamanlama

MACROMODEL leri geliştirilmektedir. Bu model uygulanırken öncelikle, CMOS

Latch lerin büyük sinyal eşdeğer devre karakteristik dalga şekilleri göz önüne

alınmaktadır (Burns, 1964). Daha sonra, devre lineer hale getirilmektedir.

Genel zamanlama mokromodeli uygulanarak, farklı CMOS S / R latch lerin ( farklı

kanal boyutlu, farklı kapasitif yüklü, farklı aygıt parametreli ve giriş dalga şekilli )

sinyal zamanlaması kolaylıkla ve tatmin edici doğrulukla hesaplanabilmektedir.

Bununla beraber bu makromodel, latchlerin hız karakteristik analizlerine, çeşitli

CMOS flip-flopların sinyal zamanının hesaplanmasına ve uygun kanal boyutlarının

belirlenmesine uygulanabilmektedir.

2.1.7.1. Makromodelin Yapısı

Bu makromodel oluşturulurken CMOS NAND tipi S / R latch kullanılmıştır. Bu

devrenin karakteristik dalga şekli SPICE devre tasarım programı kullanılarak elde

edilmiştir. Kullanılacak olan devre, şekil 2.20. de gösterilmektedir. Şekil 2.21. deki

dalga şekli üzerinde verilen numaralar, latch devresi üzerinde gösterilmiş olan

numaralardır.

Şekil 2.20 ve şekil 2.21 de görüldüğü gibi, sürme devresinin sağ tarafındaki NAND

kapısının giriş gerilimi olan V17 gerilimi artarken çıkış gerilimi olan V21 de herhangi

bir değişiklik olmamaktadır. Çünkü, o anda V20 gerilimi düşük ( low ) gerilim

seviyesindedir ve MN3 isimli NMOS kesimdedir. Dolayısıyla V21 gerilimi VDD

geriliminin seviyesindedir. Sürme devresinde sadece giriş gerilimi etkin olduğundan,

31

V16 gerilim değeri düşmektedir. Sürme devresinin sol tarafındaki NAND kapısının

giriş gerilimi V16 nedeniyle buranın çıkış gerilimi olan V20, yükselen karakteristik bir

dalga şekline sahiptir. Karakteristik yükselme zamanı Tr, V20= 0.1 . VDD değeri ile

V20 = 0.9 . VDD değeri arasında tanımlanmaktadır. Bu bölgede V17 gerilimi ile V20

gerilimi birbirine benzemektedir.

Şekil 2.20 NAND-Tipi CMOS Statik Latch Devre Şekli

32

Şekil 2.21. NAND-Tipi CMOS Statik Latch Devresinin Karakteristik Dalga Şekli

Şekil 2.20. de görülen yük devresinde V20 gerilimi MN4L isimli NMOS u iletime

geçirmektedir. Bu yüzden V26 gerilimi deşarj olarak 0 V seviyesine inmektedir.

Bununla birlikte bu gerilim V24 gerilimi üzerinde önemsenmeyecek bir etkiye

sahiptir. Yükleme devresindeki V20 gerilimi sağ taraftaki NAND kapısını sürerek V21

gerilimini düşürmektedir. Bu düşen V21 gerilimi geri besleme yolu ile MN1 isimli

NMOS a iletilmektedir. V20 gerilimi, V21 geri besleme sinyalinden neredeyse

bağımsızdır. Bu yüzden yükselme zamanının yerini tutan Tr, sürme sinyali V16 ve

sabit değerli geri besleme sinyali V21 ile sürme devresinin sol tarafındaki NAND

kapısı dikkate alınarak modellenebilmektedir.

Benzer şekilde karakteristik düşme zamanı Tf, V21 = 0.9 . VDD değeri ile V21 = 0.1 .

VDD değeri arasında tanımlanmaktadır. Bu düşme zamanı, sürme devresinin sağ

tarafındaki NAND kapısı göz önüne alınarak tanımlanabilir. Burada giriş

gerilimlerinden biri V20 ve diğer giriş gerilimi VDD gerilim değerine yükselen V17

gerilimidir. Bu bölgede V21 ve V16 gerilimleri benzer düşen karakteristik dalga

şekillerine sahiptirler.

Yükselme zamanı hesaplamasında devrenin eşdeğer devresini bulmak için, yükselme

zamanı süresince her bir noktanın geçici durum davranışı ( transient behaviour )

öncelikle incelenmektedir. Bu zaman süresince, V17 , V23 ve V24 gerilimleri ya sabit

değerlere yada yavaşça değişen değerlere sahip olmaktadırlar. Güç kaynağı gerilimi

33

ile birlikte gerilim değerinin yavaşça değişmesi veya sabit değerde olması, geçici

durum davranışında ya önemsenmeyecek etkiye sahiptir yada herhangi bir etkiye

sahip değildir (WU, C.Y., 1985 ). Bu gerilimler toprağa kısa devre durumundadır. Bu

durum göz önüne alınarak oluşturulan eşdeğer devre, şekil 2.22 de gösterilmektedir.

Şekil 2.22. de MOSFET lerin işlem bölgeleri gösterilmektedir. Yükselme zamanı Tr

süresine bazı MOSFET ler iki işlem bölgesinde çalışmayı gerektirmektedir fakat

hesaplamayı kolaylaştırabilmek için sadece bir işlem bölgesi göz önüne alınmaktadır.

Bu basitleştirme işlemi sayesinde, hesaplama karmaşıklığı ve hesaplama hataları en

aza indirilebilmektedir.

Şekil 2.22. Devrede Kullanılan MOSFET lerin İşlem Bölgeleri

Şekil 2.22. deki devrenin ayrıntılı eşdeğer devresi farklı işlem bölgelerinde MOSFET

in büyük işaret eşdeğer devresi kullanılarak oluşturulabilmektedir. MOSFET in

büyük işaret eşdeğer devresi şekil 2.23. de verilmiştir.

34

Şekil 2.23. MOSFET’in Büyük İşaret Eşdeğer Devresi

Büyük işaret eş değer devre şekli kullanılarak oluşturulan ayrıntılı eşdeğer devre

şekilleri de şekil 2.24 de verilmiştir.

Çizelge 2.3. Farklı İşlem Bölgelerindeki Gate Kapasitesi

Kapasitans Lineer Bölge Saturation Bölgesi Off bölgesi

gsC 2/0WLCCGSOV + 3/2 0WLCWCGSOV + WCGSOV

gdC 2/0WLCWCGDOV + WCGDOV WCGDOV

gbC WCGBOV WCGBOV WLCWCGBOV 0+

35

Şekil 2.24. a) Yükselme Zamanı b) Düşme Zamanı

36

Yükselme Zamanı Durumu

LLNNONNGDOVNNGSOVNPPOPPGDOVP

PGSOVPNGDOVNNNONBDNPGDOVPBDPBDP

NCCLWCWCWCLWCWCWCWCLWCCWCCCC

13333333

311112211

2/22/

++++++++++++++=

LNLNON

LNGDOVNLNGSOVNLPLPOPLPGDOVPLPGSOVPL

LWCWCWCLWCWCWCC

44

4433331

+++++=

2/111212 NNONNGSOVNBDNBSN LWCWCCCC +++=

23 NGDOVNWCC = 2/1114 PPOPPGDOVP LWCWCC +=

( ) ( )

( )

−−

+−−−−≅

−

DRFPP

DD

DDFPSPDDPBINSPDDPP

tPV

VVVV

R

F

exp4

3/4/2218/7 21

1111111

φγηηβα

( )

+−−−= 3/4/3228/7 2

1

111112 DDFNSNDDNBINSNDDN VVVV φγηβα

( ) ( )[ ]

−+−−−−= 3/4/3228/ 2

1

111113 TNFDDFNSNNTNFDDBINSNDDN VVVVVV φγηβα

Düşme Zamanı Durumu

LLPGSOVP

PPOPNGDOVNNNONBDNPGDOVPBDPBDP

CNCWCLWCWCLWCCWCCCC

22

2211134431 2/′+++

++++++=′

3/2 22

2222222

LPLPOP

LPGDOVPLPGSOVPLNLNONLNGDOVNLNGSOVNL

LWCWCWCLWCWCWCC

+++++=′

2/2/ 333344442 NNONNGSOVNBSNNNONNGDOVNBDN LWCWCCLWCWCCC +++++=′ 2/33333 NNONNGDOVNPGDOVP LWCWCWCC ++=′

( )( )

+−

−−−−≅′−

3/4/22

8/exp4

21

33

3331

DDFNSN

DDNBINSNdfRPP

DDDDN

V

VVtPVV R

F

φγ

ηβα

( )( )

+−

−−−≅′

−

3/10/22

20/exp4

21

33

3332

DDFNSN

DDNBINSNdfrPP

DDN

V

VVtPV r

F

φγ

ηβα

( )

+−−−≅′ 3/10/2220/ 2

1

444443 DDFNSNDDNBINSNDDN VVVV φγηβα

Şekil 2.25. Yükselme ve Düşme Zamanlarındaki Kapasite ve İletkenlik Faktörleri

37

Kararkteristik dalga şekli neredeyse giriş sinyallerinden bağımsızdır. Bu şunu ifade

etmektedir; çıkış gerilimi V20 şekil 2.25.a) daki devrenin kutupları yada sıfırlarına

bağlıdır. Çıkış gerilimi V20 nin zamanlama sinyalini kutuplar ve sıfırlar ( poles and

zeros ) vasıtasıyla tanımlamak için, lineer olmayan şekil 2.25.a) daki devrenin lineer

hale getirilmesi gerekmektedir. Devreyi lineer hale getirmek için kullanılacak olan

teknik öncelikle, pn birleşme noktası kapasitansı ve drain akımının lineer hale

getirilmesini gerektirmektedir ( WU, C.Y., 1985 ).

Lineer hale getirilen noktada t=te seçildikten sonra, her bir MOSFET için bulk-source

ve drain-source gerilimleri GSV ′ , BSV ′ ve DSV ′ tanımlanabilmektedir. Lineer noktada

pn birleşme yeri kapasitansları CBD ve CBS SPICE2 programındaki formül

kullanılarak hesaplanabilmektedir ( VLADIMIRESCU, A., LIU, S., 1985 ).

Drain akımını lineer hale getirme işleminde, SPICE2 programındaki lineer bölge

drain akımı,

( ) ( )

161202

11

201612021

20111111

2/

3/221

VVV

VVVVVVVI

DDPPP

PDDFPSPDDPBINSPPdP

βηβ

βφγηβ

++

−

′−+−−−−=

..(1)

( )

( ) 2/3/22

2/3/22

222

112221

221111

202

112021

2011111

VVVVV

VVVVVı

NNFNSNBINSNDDN

NNFNSNBINSNDDNdN

ηβφγβ

ηβφγβ

−

′+−−−

−

′+−−=

..(2)

Denklemlerdeki V16 ve V20 gerilimleri zaman domainninde tanımlanmalıdır.

( ) ( ) ( )tutPVtV fDD −= exp16 ..(3)

( ) ( )[ ] ( ) drdrrDD ttuttPVtV −−−−= exp120 ..(4)

( ) ( ) ( )[ ] ( )2222 exp1 drdrrTNFDD ttuttPVVtV −⋅−−−−= ..(5) tdr ( tdr2 ) V16 ve V20 gerilimlerinin dalga şekilleri arasındaki ilk yükselme zamanıdır. MN1 MOSFET inin eşik ( Threshold ) gerilimi VTNF şu şekilde ifade edilebilmektedir;

38

( )

( ) ( ) 2/224222

2/22

21

2212

221

21

−++

+−+

+

−−=

TNDDSNFNTNSNSNTNFNSN

SNTNFNSNTNF

VVVV

VV

γφγγφγ

γφγ

(6a)

( )21

2 FNSNBINNTN VV φγ+≡ …..(6b) Genellikle lineer hale getirme işlemi, hesaplama hatalarını en aza indirmektedir.

Lineerleştirme için en ideal durum, MOSFET in lineer bölgesinin merkez noktasıdır.

Bu yüzden lineer nokta 4/320 DDVV = olarak seçilebilmektedir. Böylece zaman t=te

şu şekilde ifade edilebilmektedir;

( ) rdre PTt /4ln+= .....(7)

Benzer teknik kullanılarak eşitlik 1 ve 2 deki 20

2V , 16V , 20V ve 222V gerilimleri

lineer hale getirilebilmektedir. Sonuç olarak IdP1 ve IdN1 şu şekilde ifade

edilebilmektedir;

2011 VIdP α= ………..(8)

2232021 VVIdN αα −= ………. (9)

1α , 2α ve 3α iletkenlik faktörleri çizelge 2 de verilmiştir. 1α denkleminde verilen

drf tP farklı durumlar için neredeyse sabit değere sahiptir. Bu yüzden 0.7 olarak ifade

edilmektedir.

Lineer hale getirilmiş kapasitans ve akımların, baskın kutup PD baskın sıfır ZD

değerleri analitik olarak şu şekilde ifade edilebilmektedir.

[ ] 2/////1 31223211 ααααα CCCPD ++= ………(10)

( )[ ]43342 2//1 CCCCZD α= ………(11) Baskın kutup-Baskın sıfır ( DPDZ ) metoduna göre (WU, C.Y., 1985 ), etkin

karakteristik yükselen kutup Pr değeri de şu şekilde ifade edilebilmektedir;

DDr ZPP /1/1/1 −= ………(12)

39

LİNEER HALE GETİRİLMİŞ MOSFET DRAİN AKIMI EŞİTLİĞİ

( ) ( ) ( )

′−+−′−′+−

−−= BSBSFSBSDSBSDSFSDSDSBINGSd VVVVVVVVVVI 2

121

2322

32

2φγφγηβ

OSCLW µβ ′=

OXSIO TC /20 ε=

( )[ ] UEXPFDSTHGSOSIS VUTRAVVCUCRITUO φεµ 2min/ ′⋅−−′⋅=′ ( )( )BSFBIBIN VVV −−+= φη 21 ( ) FBIBINS VV φη 21−+=

FTOFFBBI GAMMAVVV φφ 22 ⋅−=+= ( ) ( )WCDELTA OSI 4/1 επη ⋅⋅+=

( )DSS GAMMA ααγ −−⋅= 1

( ) ( )

−+= 1/21/

21

21

XJWLXJ SSα

( ) ( )

−+= 1/21/

21

21

XJWLXJ DDα

( )21

2 BSFS VXDW ′−= φ

( )21

2 DSBSFD VVXDW ′+′−= φ

( )21

/2 NSUBqX SID ⋅= ε

( )21

2 BSFSBINTH VVV ′−+= φγ ( ) 0ttDSDS tVV ==′

( ) 0ttBSBS tVV ==′

( ) 0ttGSGS tVV ==′

0t

Şekil 2.26. Mosfetin Drain Akımının Denklemleri

V21 geriliminin karakteristik düşen kutbunu hesaplamak için, giriş gerilimi V20 ve

uygun yük göz önüne alınmaktadır. Büyük işaret eşdeğer devresi şekil 2.25.b) de

gösterildiği gibi benzer şekilde bulunabilmektedir. V23 geriliminin dalga şekli,

devrelerdeki farklı eleman boyutları için farklılık göstermektedir. V21 =VDD / 4

40

linearisation poin de düşen dalga şekline sahiptir ve düşen kutup ve ilk gecikme tdf2

ile şu şekilde tanımlanabilmektedir;

( ) ( ) ( ) ( )[ ] ( ) ( )[ ] ( )22223 exp dfdffTNFDDdfTNFDD ttuttPVVttutuVVtV −⋅−−−+−−−= ..(13) lineer hale getirilen noktada V23 gerilimi yaklaşık olarak VDD / 10 olduğundan, V2

23

şu şekilde ifade edilmektedir;

( ) ( ) 10/23232 tVVtV DD→

DPDZ metoduna göre düşen kutup Pf şu şekilde ifade edilebilmektedir,

( ) ( ) ( )[ ] 132332313213211211 2/////// −′+′′−′′+′′′′+′′+′′′′+′′= ααααααααααα CCCCCCPf .(14)

kapasiteler C'1, C'

2, C'3 ve iletkenlik faktörleri α'

1, α'2 ve α'

3 Çizelge 7.2. de

listelenmiştir.

Yükselme zamanı Tr ve düşme zamanı Tf, Pr ve Pf formülleri kullanılarak

çözümlenmiştir.

( ) rr PT /9ln= ………(15)

( ) ff PT /9ln= ………(16)

V16 = VDD / 2 ve V20 = VDD /2 zaman aralığında tanımlanan yükselme zamanı

TPLH,deneysel olarak şu şekilde ifade edilebilmektedir.

frfrPHL TTTXTXT 11.066.021 −=+= ………(17)

denklem 17 deki X1 ve X2 farklı CMOS NAND-tipi S/R latchler için uluslar arası

sabitlerdir. Bu değerler sırasıyla 0.66 ve -0.11 olarak kabul edilmektedirler. Bu

denklemdeki TPLH S' ve Q arasındaki zaman gecikmesini ifade etmektedir.

Benzer şekilde TPHL , Q ve Q' arasındaki zaman gecikmesini ifade etmektedir ve şu

şekilde formüle edilmektedir;

41

rfPHL TTT 05.073.0 −= ………(18)

Her iki gecikme zamanının toplamı ( pair delay ) Tp , TPLH Ve TPHL değerlerini

toplayarak elde edilebilir;

frP TTT 62.061.0 += ………(19)

Tp giriş S' ve çıkış Q' arasındaki veya R' ve Q arasındaki zaman gecikmesini ifade

etmektedir. Bu gecikme latchlerin yayılım gecikmesi olarak bilinmektedir.

NAND-tipi S/R latch devrelerinde her iki girişinde sıfır olması durumunda belirsiz

bir durum oluşmaktadır. Dolayısıyla, latchlerin gecikme zamanının tanımlanmasında

sade üç giriş durumu dikkate alınmaktadır. Bu giriş durumları;

S' R' : 10 --- 01 ……………..(20a)

11 --- 01 …………….(20b)

11 --- 10 ……………..(20c)

Eşitlik 20a daki durum için, her iki giriş … ve … uyarılmaktadır. Bu durum yukarıda

modellenmiştir. Latchlerin simetrik yapısından dolayı birbirinin aynı olan diğer iki

durum için, sinyal zamanlaması benzer şekilde girişlerden biri lojik 1 diğeri 0 iken

modellenebilmektedir.

42

2.1.7.2. S/R Latch Similasyonu

Şekil 2.27. S-R Latch Devre Şekli

S-R Latch

VDD 2 0 DC 3.15V

VR 6 0 PWL(0NS 0V 6NS 0V 6.02NS 5V 8NS 5V 8.02NS 0V 16NS 0V

+16.02NS 5V 22NS 5V 22.02NS 0V 32NS 0V 32.02NS 5V )

VS 1 0 PWL(0NS 5V 2NS 5V 2.02NS 0V 10NS 0V 10.02NS 5V 14NS 5V

+14.02NS 0V 25.6NS 0V 25.62NS 5V 30NS 5V 30.02NS 0V 34NS 0V)

.MODEL CMOSN NMOS (Level=7

MPO1 3 1 2 2 CMOSP W=10U L=0.2U

MPO2 5 4 3 3 CMOSP W=10U L=0.2U

MPO3 7 6 2 2 CMOSP W=10U L=0.2U

MPO4 4 5 7 7 CMOSP W=10U L=0.2U





C1 4 0 350ff

C2 5 0 350ff

.TRAN .1NS 20NS

.PROBE

.END

43

Time

0s 4ns 8ns 12ns 16ns 20nsV(1)

0V

2.5V

5.0V

S Giriş Sinyali

Time


0V

2.5V

5.0V

R Giriş Sinyali

Time


-10V

0V

10V

Time


-10V

0V

10V

Şekil 2.28. S-R Latch Devresinin Giriş ve Çıkış Sinyalleri

44

Şekil 2.28. deki devre PSPICE programında gerçekleştirilmiştir. Öncelikle devrenin

çıkışına kapasitif yük bağlanmamıştır. Bu durumda devrenin yayılım gecikmesi,

düşme zamanı gecikmesi ( lojik 1 seviyesinden lojik 0 seviyesine geçerken harcanan

zaman ) ve yükselme zamanı gecikmesi ( lojik 0 seviyesinden lojik 1 seviyesine

geçerken harcanan zaman ) ölçülmüştür. Daha sonra çıkışa bir kapasitif yük

bağlanmıştır ve yayılım gecikmesi, düşme zamanı gecikmesi ve yükselme zamanı

gecikmesi yeniden ölçülmüştür. Bu işleme kondansatörün değerini 100 fento farad (

ff ) arttırılarak devam edilmiştir. Şekil 2.29., Şekil 2.30. ve Şekil 2.31. den de

görülebileceği gibi çıkışa bağlanan yükün değerini arttırmak zaman gecikmelerini

arttırmaktadır.

0,36410,8459

1,19721,6149

1,9952,4423

2,80123,3083

3,696

00,5

11,5

22,5

33,5

4

0 100 200 300 400 500 600 700 800

Kapasitif Yük, ff

Yayı

lım G

ecik

mes

i, ns

Şekil 2.29.Kapasitif Yüke Bağlı Olarak Yayılım Gecikmesinin Değişimi

0,17910,4179

0,54020,7189

0,9211,1293

1,30821,5173

1,756

00,20,40,60,8

11,21,41,61,8

2

0 100 200 300 400 500 600 700 800

Kapasitif Yük, ff

Düş

me

Zam

anı G

ecik

mes

i, ns

Şekil 2.30. Kapasitif Yüke Bağlı Olarak Düşme Zamanı Gecikmesinin Değişimi

45

0,1850,428

0,6570,896

1,0741,313

1,4931,791

1,94

0

0,5

1

1,5

2

2,5

0 200 400 600 800 1000

Kapasitif Yük, ff

Yüks

elm

e Za

manı G

ecik

mes

i, ns

Şekil 2.31. Kapasitif Yüke Bağlı Olarak Yükselme Zamanı Gecikmesinin Değişimi

Aynı devrede çıkışa sabit bir yük bağlanarak kaynak geriliminin değerinin zaman

gecikmelerine etkisi de ölçülmüştür. Şekil 2.32. da kaynak geriliminin değerinin

değişiminin yayılım gecikmesine etkisi gösterilmiştir. Şekil 2.32 dan da görüldüğü

gibi kaynak geriliminin değerinin artması yayılım gecikmesini arttırmaktadır. Fakat

kaynak geriliminin arttırılması, devrenin güç harcamasını arttıracağından gecikmenin

fazla değişmediği bir değerde kaynak gerilimi seçilmelidir.

0

0,5

1

1,5

2

2,5

3

1 1,5 2 2,5 3 3,5 4 4,5 5 5,5

Kaynak Gerilimi, V

Yayı

lım G

ecik

mes

i

Şekil 2.32. Kaynak Gerilimine Bağlı Olarak Yayılım Gecikmesinin Değişimi

46

2.2. YÖNTEM

2.2.1. BULANIK MANTIK

Niteliği tam anlaşılamayan, iyi seçilmeyen, açık seçik görünmeyen, net olmayan

şeklinde tanımlanan bulanıklık, dereceli üyelik kavramı yardımıyla teknik bilim

dünyasına da taşınmıştır. Bulanık kümelerde dereceli üyelik tanımını ilk kez 1965

yılında Kaliforniya Üniversitesinden Azeri kökenli Prof.Dr. Lotfi ZADEH ( Lütfü

ZADE ) yapmıştır (Vsif NABİYEV, 203).

Bir çok sosyal, iktisadi ve teknik konularda insan düşüncelerinin tam anlamıyla

olgunlaşmamış oluşundan dolayı belirsizlikler bulunmaktadır. İnsanlar tarafından

geliştirilmiş olan bilgisayarlar bu tür belirsizlikleri işleyememektedirler ve

çalışmaları için sayısal bilgilere ihtiyaç duymaktadırlar.

Dünyada insan oğlunun karşılaştığı olayların hemen hemen hepsi karmaşıktır. Bu

karmaşıklık genel olarak belirsizlik, kesin düşünce ve karar verilemeyişten

kaynaklanmaktadır. Bu durumda gerçek bir olay insan zihninde yaklaşık olarak

canlandırılarak yorumlanır. Bilgisayarların kullandığı ARİSTO Mantığından farklı

olarak; insanın belirsizlik içeren veri ve bilgi ile işlem yapabilme yeteneği vardır.

Bulanık mantık kavramı, rasgele değişkenlerden ziyade kesin olmayan yaklaşık

bilgiler içermektedir (Kayacan C.,2003).

Bulanık ilkeler hakkında ilk bilgiler Lütfü ASKERZADE tarafından literatüre mal

edilmesine karşılık bu fikirler batı dünyasında şüpheyle karşılanmış ve oldukça

yoğun tenkit almıştır. Ancak 1970 yılından sonra özellikle Japonya’da bulanık

mantık ve sistem kavramlarına önem verilmiştir. Bulanık mantık sistemlerinin,

teknolojik cihaz yapım ve işleyişinde kullanılması sonrasında bu teknik tüm dünyada

yaygın olarak kullanılmaktadır (Şen Z., 1999).

Bulanık mantığın en geçerli olduğu iki durumdan ilki, incelene olayın çok karmaşık

olması ve bununla ilgili yeterli bilginin bulunmaması durumunda kişilerin

görüşlerine yer verilmesidir. İkincisi ise, insan muhakemesine, kavrayışlarına ve

karar vermesine ihtiyaç göstermesidir. İnsanın fizik olayları hakkındaki bilgi ve

yorumlarının çoğu kişisel görüşleri şeklinde ortaya çıkmaktadır. Bu bakımdan insan

düşüncesinde sayısal olmasa bile belirsizlik, faydalı bir bilgi kaynağıdır. Bu tür bilgi

47

kaynaklarının, olayların incelenmesinde sistematik bir biçimde kullanılmasına

bulanık mantık ilkeleri yardımcı olmaktadır. Mühendislik modellemelerinde,

kesinliğin kazanılmasına uğraşılması durumunda maliyetlerin artması ve zamanın

uzaması söz konusu olmaktadır. Ancak olayın bulanık mantık ile incelenmesinde

araştırıcı her şeyden önce yapacağı çıkarımların belirli bir tolerans sınırları içinde

kalmasını önceden karara bağlaması gerekmektedir. Yüksek doğruluk sadece yüksek

maliyet değil, aynı zamanda sorunun çözülmesinin çok karmaşıklaşmasına da sebep

olmaktadır.

2.2.2. KLASİK VE BULANIK KÜMELER

Klasik kümelerin üyelik dereceleri Aristo mantığına göre sadece 1 veya 0

değerlerinden bir tanesini alabilmektedir. Klasik küme, kümeye kesinlikle ait veya

kesinlikle ait değil biçiminde iki grubun oluşturulmasıyla anlamlıdır. Klasik kümede

üye olanlarla olmayanlar arasında kesin bir fark vardır. Klasik kümelerin

karakteristik fonksiyonu, evrensel kümede her bireye ya 1 yada 0 değerini

atamaktadır. Bu üye olma veya olmama anlamına gelmektedir.

Bulanık küme, kesin geçişleri elimine ederek belirsizlik kavramının tanımını yeniden

verir ve evrendeki bütün bireylere üyelik derecesi değerini atayarak matematiksel

olarak tanımlamaktadır. Bu derece, bulanık küme tarafından verilen kavram ile

uyumludur ve benzer bir bireyin derecesine uyar. Böylece bireyler, bulanık küme

içerisinde üyelik dereceleri tarafından gösterilen daha büyük ve daha küçük değerlere

ait olabilmektedirler. Bu üyelik dereceleri [0-1] aralığında gerçel değerler ile ifade

edilmektedirler.

Kümeler büyük harflerle elemanlar ise küçük harflerle gösterilmektedir. Bulanık

kümeler A harfiyle gösterilmektedirler. Bulanık kümede yatay eksendeki gerçek

sayıların her biri düşey eksende 0 ve 1 arasında değişen üyelik derecelerine

dönüştürülmektedir. Böylece yatay eksendeki bir gerçek sayı x ile gösterilirse bunun

üyelik derecesi µA(X) şeklinde gösterilmektedir.

Bulanık kümenin her elemanı, küme içerisinde bir üyelik değerine sahiptir ve A

bulanık kümesinin bu değerleri [0-1] aralığında değişmektedir. U evrensel kümesi

48

sonlu sayıda u1 , u2 , u3 …, un, kümelerinden oluşursa bulanık A kümesi Zade’nin

açılım ilkesine göre aşağıdaki gibi ifade edilmektedir.

∑=

=+++=n

i i

iA

n

nAAA

uu

uu

uu

uuA

12

2

1

1 )()(....)()( µµµµ …….(14.6)

Eğer U süreklilik taşıyan bir küme ise bu bağıntı şu şekilde ifade edilebilmektedir;

∫=U

A

uuA )(µ …….(14.7)

formül (14.7 deki toplama işareti cebirsel toplama olmayıp, A kümesinin tanımında

eleman çiftleri ve üyelik derecelerinin topluca ifade edilmesi amacıyla

kullanılmaktadır. Bölme işareti U evrensel kümesinde, A bulanık kümesinin sıfır

olmayan üyelik derecelerine sahip olan tüm elemanlarını, yine bunların A’daki

üyelik dereceleri ile birleştirmektedir.

2.2.3. Üyelik Fonksiyonları

Göz önünde tutulan bir bulanık kelime veya ifadenin temsil ettiği bir sayısal aralık o

ifade hakkında bilgi sahibi olan kişiler tarafından belirlenebilmektedir. Örneğin

sıcaklık kelimesi; bulunulan mekana ve kişilere göre çok soğuk, soğuk, ılık, sıcak,

aşırı sıcak tanımlamalarından birini ifade edebilmektedir. Dolayısıyla bu düşünce

doğrultusunda aşağıdaki gibi bir bulanık küme şekli ortaya çıkmaktadır.

Şekil 2.33. Bulanık Küme

49

Genel olarak küme üyelerinin değerleriyle değişiklik gösteren böyle bir eğriye önem

eğrisi adı verilmektedir. Bu eğrinin en önemli özellikleri, alt küme sınırlarındaki

değerlerinin orta öğelerinkine göre daha düşük olmasıdır. Ancak klasik kümelere bir

benzerlik teşkil etmesi bakımından en büyük önem derecesine sahip olan ortaya

yakın öğelere 1 değeri atanırsa, diğerlerinin 0 ile 1 arasında ondalıklı ve sürekli bir

değişim gösterdiği sonucuna varılabilir. İşte bu şekilde 0 ile 1 arasındaki değişimin

her bir öğe için önemine üyelik derecesi, bunun bir alt küme içindeki değişimine ise

üyelik fonksiyonu adı verilmektedir. Üyelik fonksiyonu olarak genellikle üçgen,

yamuk ve çan eğrisi şekilleri kullanılmaktadır.

2.2.4. Üyelik Fonksiyonlarının Kısımları

En genel haliyle yamuk şeklindeki bir üyelik fonksiyonu şekil 2.34. de gösterilen

kısımlara sahiptir.

Şekil 2.34. Üyelik Fonksiyonu

Verilen bir alt kümede bir değil, birden fazla öğenin üyelik derecesi 1!e eşit

alınabilmektedir. Bu durumda 1 üyelik dereceli öğelerin tam anlamı ile hiçbir şüphe

getirmeden o alt kümeye ait olduğu sonucuna varılabilir. Böyle üyelik derecesine

sahip olan öğeler alt kümenin orta kısmında toplanmıştır. İşte üyelik dereceleri 1’e

eşit olan öğelerin toplandığı alt küme kısmına o alt kümenin ÖZÜ denilmektedir.

Üçgen şeklindeki üyelik fonksiyonunda bir tane üğenin üyelik derecesi 1’ eşit

50

olduğundan üçgen üyelik fonksiyonlarının özü bir nokta olarak karşımıza

çıkmaktadır.

Bir alt kümenin tüm öğelerini içeren aralığa o alt kümenin DAYANAĞI adı

verilmektedir. Burada bulunan her öğenin az veya çok değerde ( 0 ile 1 arasında )

üyelik dereceleri vardır.

Üyelik dereceleri 1’e ve 0’a eşit olmayan öğelerin oluşturduğu kısımlara, üyelik

fonksiyonunun sınırları veya geçiş bölgeleri adı verilmektedir. Bu öğeler alt kümenin

kısmi öğeleridir. Aslında bir alt kümeye bulanıklık özelliğinin takılması bu geçiş

yerlerinin bulunması ile olmaktadır. Genel olarak tüm üyelik fonksiyonlarında biri

sağda biri solda olmak üzere iki tane geçiş değeri bulunmaktadır.

Bu özelliklere ek olarak, üyelik fonksiyonlarının sahip olması gereken iki tane daha

özellik bulunmaktadır. Bunlardan birincisi; bulanık kümenin normal olup olmadığını

tespit etmemize yarayacak bir kavramdır. Buna göre normal bulanık kümede en

azından bir tane üyelik derecesi 1’e eşit olan öğe bulunmalıdır. Şekil 2.35. de bunun

şekil olarak örneği verilmiştir.

Şekil 2.35. Üyelik Derecelerinin Gösterimi

İkinci özellik ise, bulanık kümenin dış bükey olmasıdır. Dış bükey olan bulanık

kümelerde üyelik fonksiyonu kümenin dayanağı üzerinde ya sürekli artar yada

sürekli azalır. Veya önce sürekli üyelik derecesi bir öğede 1’e eşit oluncaya kadar

artar ondan sonraki dayanağa düşen öğeler için sürekli azalır.

51

Şekil 2.36. Bulanık Kümeler, (a) Dış Bükey, (b) Dış Bükey Olmayan

Bulanık kümelerin üyelik fonksiyonlarında üyelik derecesinin 0.5’e eşit olduğu

noktaya geçiş noktası denilmektedir.

2.2.5. BULANIK DENETİM SİSTEMİ

Bulanık denetim sistemlerinin iş prensibi, insanın düşünme tarzı temel alınarak

tasarlanmaktadır. Bulanık denetleyiciler genellikle matematiksel modeli bilinmeyen

veya doğrusal matematiksel değeri kurulamayan sistemlerde oldukça etliki

olmaktadır. Bulanık denetleme üç aşamada yapılmaktadır.

• Bulanıklaştırma

• Bulanık Sonuçlandırma

• Durulaştırma

Bu sistemlerin çalışma şekli 2.37.de gösterildiği gibi olmaktadır.

52

DenetlenenSistem

Parametresi

Bulanıklaştırıcı Bulanık Çıkarım Durulaştırıcı

Parametrelerin Düzenlenmesi

Koşullar

e(k) de(k)

µd

µde

µdU

dU(k)

Şekil 2.37. Bulanık Denetleyicinin Genel Yapısı

Önce denetlenmesi gereken modelin parametreleri ölçülür. Sonra şekilden de

görüldüğü gibi, kesin olan giriş değerleri bulanıklaştırma işlemi sonucu bulanık

biçimde ifade edilir. Bulanık kuralları sağlayan bilgi tabanı, denetlenen sistemin

ayarlanması için gerekli bulanık değerleri çıkarır. Daha sonra bulanık sonuç değeri,

durulama yöntemlerinden biri ile kesinleştirilir ve sistemin ayarlanması yapılır.

2.2.5.1. Bulanıklaştırma

Klasik küme şeklinde beliren değişim aralıklarının bulanıklaştırılması, bulanık küme,

mantık ve sistem için gerekmektedir. Bunu için bir aralıkta bulunabilecek öğelerin

hepsinin 1 üyelik derecesine sahip olacak yerde, 0 ile 1 arasında değişik değerlere

sahip olması düşünülmektedir. Bu yüzden bazı öğelerin belirsizlik içerdikleri kabul

edilmektedir. Bu belirsizliğin sayısal olmayan durumlardan kaynaklanması halinde

bulanıklıktan söz edilebilir.

53

2.2.5.2. BULANIK ÇIKARIM ( BULANIK KURALLAR )

Makineler tarafından bilgi işlemlerinin algılanma yolu olan yapay zeka alanında bilgi

işlemi, tıpkı insan dilindeki gibi bir ifade ile temsil edilebilmektedir. Bu en yaygın

olarak kullanılan insan bilgisini işleme yoludur. Böyle bir ifadede EĞER-İSE ( IF-

THEN ) kelimeleri ile ayrılmış olan iki kısım bulunmaktadır. EĞER ile İSE

kelimeleri arasında bulunan kısma öncül veya ön şartlar, İSE kelimesinden sonraki

kısma ise soncul veya çıkarım denilmektedir. İşte bu tür yapısı olan ifadelere

‘EĞER-İSE kural tabanlı’ biçim adı verilmektedir. Bu ifade bilinen bazı bilgilerin

kullanılması ile bunların ışığı altında faydalı olan diğer bazı bilgilerin çıkarılması

anlamına gelmektedir.

2.2.5.3. DURULAŞTIRMA

Bulanık denetlemenin son işlemi ise, uygulanacak olan kontrol işaretlerinin

normalize edilmiş değerlerinin saptanmasıdır. Bu işlem durulama ( defuzzification )

bloğu yardımı ile gerçekleştirilmektedir. Durulama, bulanıklaştırıcının aksine bulanık

niceliği kesin niceliğe dönüştürme işlemidir. Bulanık sürecin çıkışı iki veya daha

fazla üyelik fonksiyonunun mantıksal birleşimidir. Durulama ile ilgili farklı

yöntemler bulunmaktadır. Bu yöntemler, genellikle üyelik fonksiyonlarının

birleşiminin ağırlığının hesaplanmasına dayalıdır. Belli başlı bazı durulama

yöntemleri şunlardır.

• Maksimum Üyelik İlkesi ( Mx-Membership Principle )

• Ağırlık Merkezi Yöntemi ( COA-Center Of Area )

• Ağırlıklı Ortalama Yöntemi ( Weighted Average Method )

• Ortalama Maksimum Üyelik Yöntemi ( Mean Max Membership )

Bulanık mantığa dayalı olarak denetimi gerçekleştirilen sistemler günümüzde çok

geniş uygulama alanları içermektedir. Bunlara örnek olarak otomatik çamaşır

makinesi, mikro dalga fırın, şöförsüz araba uygulamaları, uçak iniş kontrol sistemleri

gibi. Şekil 2.38. de sinirsel bulanık kontrol sisteminin işlem adımları algoritma

şeklinde verilmiştir.

54

Bulanıklaştırma(üyelik fonksiyonu

değerlerininüretildiği yapay

sinir ağları)

Kuralar tablosundaüyelik

derecellerine görekuralların

belirlenmesi

Kural tablosundanfaydalanarak çıkış

değerlerinindeğerlendirilmesi

Durulama(Bulanıklıktan

kurtarma)

İstenilendeğerler eldeedilmiş mi?

Ayarlanmış sonçıkış değerleri

Uygun üyelikfonksiyonlarınınüretilmesi için

ağırlık değerlerinindeğiştirilmesi

EH

Giriş

Şekil 2.38. Sinirsel Bulanık Kontrol Sisteminin İşlem Adımları

55

3. ARAŞTIRMA VE BULGULAR

3.1. Yük ve Kaynak Gerilimine Bağlı Olarak Yayılım Gecikmesinin Bulunması

Yük ve kaynak geriliminin değişmesi yayılım gecikmesini değiştirmektedir. Yayılım

gecikmesinin elektronik devrelerde en az olması istenmektedir. En ideal yayılım

gecikmesini bulmak için, hazırlanan devrelerde kapasitif yük ve kaynak geriliminin

bir çok değeri için similasyon ve ölçüm yapmak gerekmektedir. Bu ise zaman

kaybına neden olmaktadır. Bu zaman kaybını önlemek için bu değerleri doğruya

yakın bir şekilde tahmin eden algoritmalar geliştirilmektedir. Burada Matlab

programının Fuzzy logic toolbax ı kullanılmıştır.

Şekil 3.1. Fuzzy Logic Fis Editörü

56

Şekil 3.2. Kapasitif Yüke Ait Üyelik Fonksiyonu

Şekil 3.3. Kaynak Gerilimine Ait Üyelik Fonksiyonu

57

Şekil 3.4. Yayılım Gecikmesine ait Üyelik Fonksiyonu

Şekil 3.5. Kurallar

58

Şekil 3.6. Giriş Değişkenlerine Göre Çıkış Değerinin Değişimi

Şekil 3.7. Giriş Değişkenlerine Bağlı Olarak Çıkışın Üç Boyutlu Değişimi

59

Matlab Fuzzy Logic ToolBox ında, şekil 3.6. daki kısımda kontrol çubukları sağa ve

sola hareket ettirilerek yayılım gecikmesinin nasıl değiştiği görülmektedir. Ayrıca

şekil 3.7. den de yüke ve kaynak gerilimine bağlı olarak yayılım gecikmesinin

değişimi görülebilmektedir. Bu program ve uygulama sayesinde en ideal yayılım

gecikmesini bulmak için bir çok similasyon ve ölçüm yapmaya gerek kalmamaktadır.

Bu da büyük elektronik devreler düşünüldüğünde ciddi bir zaman kazanımı anlamına

gelmektedir.

60

3.2. Giriş ve Çıkış Değerlerine Bağlı Olarak Transistor Boyutunun Bulunması

Latchler diğer hafıza elemanları ile karşılaştırıldıklarında daha fazla güç harcadıkları

ve daha fazla alana gereksinim duydukları görülmektedir. Latchler ve diğer

elektronik devrelerde, genellikle en düşük güç harcaması ve en küçük alan kullanımı

istenmektedir. Burada bir latch de kullanılan MOSFET lerin boyutlarının ( W ve L )

devrenin çıkış sinyallerini bozmadan en ideal şekilde bulunması amaçlanmıştır.

Şekil 3.8. de latch ve sürme devresinin blok diyagramı görülmektedir. Görüldüğü

gibi latch birbirine kaskad bağlı iki invertörden oluşmaktadır. Latchin çıkışında yük

olarak bir adet invertör kullanılmıştır. Bu invertörün boyutunun değişimesi yükün

değişmesi anlamına gelmektedir. Şekil 3.9. de latch ve sürme devresinin bağlantı

şekli görülmektedir. Bu devrede ikinci invertör geri besleme invertörü olarak

kullanılmıştır. Devrede kullanılan bütün MOSFET lerin L değeri 0.12 mikron olarak

alınmıştır.

Şekil 3.8. Latch ve Sürme Devresinin Blok Diyagramı

Şekil 3.9. Latch ve Sürme Devresinin Açık Şekli

61

Şekil 3.9. deki devrenin similasyonu PSPICE programında yapılmıştır. Bu devreye

ait program aşağıda verilmiştir. Verilen bu program 300 den fazla yapılan

similasyondan sadece bir tanesidir. Derede 1.2 V luk kaynak kullanılmıştır ve

devrenin frekansı mümkün olduğunca yüksek tutulmuştur. Bunun amacı devrenin

daha hızlı çalışmasını sağlamaktır. Çünkü elektronik devrelerde, devrenin hızı da

önemli bir faktördür.

latch

Vin 1 0 PULSE (0V 1.2V 0.1NS 0NS 0NS 0.8NS 4NS) ;giris

Vclk 4 0 PULSE (0V 1.2V 0.2NS 0NS 0NS 0.6NS 2NS)

Vdd 2 0 DC 1.2V

.MODEL CMOSN NMOS ( LEVEL = 7

MP1 3 1 2 2 CMOSP W=4U L=0.12U PD=4U PS=4U

MN1 3 1 0 0 CMOSN W=2U L=0.12U PD=2U PS=2U

Min 3 4 5 0 CMOSN W=10U L=0.12U PD=10U PS=10U







.TRAN 0.000000000001NS 8NS

.PROBE

.OP

.END

62

Time

0s 2.0ns 4.0ns 6.0ns 8.0nsV(7)

-2.0V

0V

2.0VV(4)

0V

2.0V

SEL>>

V(1)0V

1.0V

2.0V

Şekil 3.10 Giriş, Çıkış ve Clock Sinyalleri

Şekil 3.10. de devreye uygulanan giriş sinyali ( V(1) ) ve clock sinyali ( V(4) ) ile

bunlara bağlı olarak oluşan çıkış sinyali ( V(7) ) gösterilmiştir.

Burada öncelikle yük invertörünün boyutlarının değişimi 1. invertörün boyutlarını

nasıl değiştiriyor o incelenmiştir. Bu amaçla giriş invertörü ( Wpi=4u Lpi=0.12u,

Wni=2u Lni=0.12u ) ve 2. invertörün ( Geri besleme invertörü ) boyutları sabit

tutulmuştur. Boyutların değişimini inceleyebilmek için çıkış sinyalindeki yayılım

gecikmesi göz önünde bulundurulmuştur. Alınan similosyon sonuçlarına göre yük

invertörünün boyutlarının artması 1. invertörün boyutlarının artmasına sebep

olmaktadır. Ama giriş invertörü ve 2. invertörün değerleri sabit tutulduğundan ve

aradaki düzenin bozulmasından, 1. invertörün boyutunun artması her zaman yayılım

gecikmesini azaltmamıştır. Ancak yük arttıkça 1. invertörün boyutlarının artacağı

çizelgelerde açıkça görülebilmektedir.

63

Çizelge 2.4. Yüke Bağlı Olarak 1. İnvertörün Boyutları

Yük İnvertörü WpL=2, WnL=1* 1. İnvertörün Wp1 ve Wn1 Değerlerinin Değişimi

Wp=2,Wn=1 Wp=4,Wn=2 Wp=6,Wn=3 Wp=8,Wn=4 Wp=10,Wn=5 tplh 0,1697 0,1091 0,1091 0,1212 0,1333 tphl 0,0606 0,0606 0,0485 0,0606 0,0727 tpd 0,1151 0,0848 0,0788 0,0909 0,103 Wp=12,Wn=6 Wp=14,Wn=7 Wp=16,Wn=8 Wp=18,Wn=9 Wp=20,Wn=10tplh 0,1212 0,1333 0,097 0,1454 0,1455 tphl 0,0728 0,0606 0,0606 0,0606 0,0727 tpd 0,097 0,0969 0,0788 0,103 0,1091 Wp=22,Wn=11 Wp=24,Wn=12 Wp=26,Wn=13 Wp=28,Wn=14 Wp=30,Wn=15tplh 0,1819 0,1576 0,1575 0,1576 0,1697 tphl 0,0606 0,0727 0,0727 0,0727 0,0728 tpd 0,1212 0,1151 0,1151 0,1151 0,1212

00,020,040,060,08

0,10,12

0 2 4 6 8 10 12 1416 18 2022 24 2628 30

Wp Değerleri

Yayı

lım G

ecik

mes

i

Seri 1

Yük İnvertörü WpL=4, WnL=2* 1. İnvertörün Wp1 ve Wn1 Değerlerinin Değişimi


64

00,020,040,060,080,1

0,120,14

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1

YÜk İnvertörü WpL=6, WnL=3* 1. İnvertörün Wp1 ve Wn1 Değerlerinin Değişimi


0

0,05

0,1

0,15

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1

65



00,020,040,060,08

0,10,120,14

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1



66

0

0,05

0,1

0,15

0,2

0,25

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i

Seri 1



0

0,05

0,1

0,15

0,2

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i

Seri 1

67


Wp=2,Wn=1 Wp=4,Wn=2 Wp=6,Wn=3 Wp=8,Wn=4 Wp=10,Wn=5 tplh 0,1819 0,2424 0,2061 0,1091 tphl 0,1212 0,0969 0,0848 0,0606 tpd 0,1515 0,1697 0,1454 0,0848 Wp=12,Wn=6 Wp=14,Wn=7 Wp=16,Wn=8 Wp=18,Wn=9 Wp=20,Wn=10tplh 0,1455 0,1455 0,1818 0,1697 0,1939 tphl 0,0848 0,0969 0,0606 0,0727 0,0848 tpd 0,1151 0,1212 0,1212 0,1212 0,1393 Wp=22,Wn=11 Wp=24,Wn=12 Wp=26,Wn=13 Wp=28,Wn=14 Wp=30,Wn=15tplh 0,1455 0,1576 0,1818 0,1454 0,1455 tphl 0,0848 0,0728 0,0849 0,0728 0,0728 tpd 0,1151 0,1152 0,133 0,1091 0,1091

0

0,05

0,1

0,15

0,2

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i

Seri 1



68

00,020,040,060,080,1

0,120,140,16

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1



00,020,040,060,080,1

0,120,140,16

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i

Seri 1

69



0

0,05

0,1

0,15

0,2

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yyılı

m G

ecik

mes

i

Seri 1



70

0

0,05

0,1

0,15

0,2

0 2 4 6 8 10 12 1416 18 20 22 24 26 28 30

Wp Değerleri

Yayı

lım G

ecik

mes

i

Seri 1


Wp=2,Wn=1 Wp=4,Wn=2 Wp=6,Wn=3 Wp=8,Wn=4 Wp=10,Wn=5 tplh Çıkış Yok Çıkış Yok 0,2667 0,1575 0,1939 tphl Çıkış Yok Çıkış Yok 0,097 0,0848 0,0849 tpd Çıkış Yok Çıkış Yok 0,1818 0,1211 0,1394 Wp=12,Wn=6 Wp=14,Wn=7 Wp=16,Wn=8 Wp=18,Wn=9 Wp=20,Wn=10tplh 0,1334 0,1212 0,1939 0,1212 0,1212 tphl 0,0848 0,0727 0,0727 0,0727 0,097 tpd 0,1091 0,0969 0,1333 0,0969 0,1091 Wp=22,Wn=11 Wp=24,Wn=12 Wp=26,Wn=13 Wp=28,Wn=14 Wp=30,Wn=15tplh 0,1939 0,1939 0,1091 0,1714 0,1212 tphl 0,0848 0,0849 0,0484 0,0484 0,0727 tpd 0,1393 0,1394 0,0787 0,1281 0,0969

0

0,05

0,1

0,15

0,2

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1

71


Wp=2,Wn=1 Wp=4,Wn=2 Wp=6,Wn=3 Wp=8,Wn=4 Wp=10,Wn=5 tplh Çıkış Yok Çıkış Yok 0,2182 0,206 0,1334 tphl Çıkış Yok Çıkış Yok 0,097 0,0848 0,0848 tpd Çıkış Yok Çıkış Yok 0,1576 0,1454 0,1091 Wp=12,Wn=6 Wp=14,Wn=7 Wp=16,Wn=8 Wp=18,Wn=9 Wp=20,Wn=10tplh 0,1212 0,1212 0,2061 0,206 0,194 tphl 0,0849 0,0727 0,0606 0,097 0,097 tpd 0,103 0,0969 0,1333 0,1515 0,1455 Wp=22,Wn=11 Wp=24,Wn=12 Wp=26,Wn=13 Wp=28,Wn=14 Wp=30,Wn=15tplh 0,1576 0,1576 0,1576 0,2061 0,1697 tphl 0,0728 0,0848 0,0606 0,0848 0,0727 tpd 0,1152 0,1212 0,1091 0,1455 0,1212

0

0,05

0,1

0,15

0,2

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1


Wp=2,Wn=1 Wp=4,Wn=2 Wp=6,Wn=3 Wp=8,Wn=4 Wp=10,Wn=5 tplh Çıkış Yok Çıkış Yok 0,2666 0,1697 0,194 tphl Çıkış Yok Çıkış Yok 0,097 0,097 0,0849 tpd Çıkış yok Çıkış yok 0,1818 0,133 0,1394 Wp=12,Wn=6 Wp=14,Wn=7 Wp=16,Wn=8 Wp=18,Wn=9 Wp=20,Wn=10tplh 0,2425 0,1213 0,1334 0,1939 0,1697 tphl 0,0849 0,0727 0,0606 0,0606 0,0849 tpd 0,1636 0,097 0,097 0,1272 0,1273 Wp=22,Wn=11 Wp=24,Wn=12 Wp=26,Wn=13 Wp=28,Wn=14 Wp=30,Wn=15tplh 0,1697 0,1212 0,1697 0,1576 0,1455 tphl 0,0727 0,0849 0,0727 0,0727 0,0727 tpd 0,1212 0,103 0,1212 0,1151 0,1091

72

0

0,05

0,1

0,15

0,2

0 2 4 6 8 1012141618202224262830

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1

Çizelge 2.4. de yük invertörünün boyutunun artmasına bağlı olarak, 1. invertörün

boyutunun nasıl değiştiği ve bu değişimlerin yayılım gecikmesine etkisi verilmiştir.

Yük invertörünün boyutları WpL=2 U ( mikron ), WnL=1 U ( mikron ) değerinden

başlayarak WpL değeri 2 mikron, WnL değeri de 1 mikron arttırılmıştır. Bu arada

her bir yük invertörü değeri için 1. invertörün boyutları da Wp1=2 U , Wn1=1U

değerlerinden başlamak üzere Wp1 değeri 2U, Wn1 değeri 1U arttırılarak her bir

değer için yayılım gecikmeleri ölçülmüştür. Alınan bu değerler MICROSOFT

EXCEL de grafik haline getirilmiş ve her bir invertör değerine ait bilgiler çizelgenin

altında verilmiştir.

73

Çizelge 2.5. Yük ve 1. İnvertöre Bağlı Olarak 2. İnvertörün Boyutları

Yük İnvertörü WpL=2, WnL=1 --- 1.İnvertör Wp1=4, Wn1=2* 2. İnvertörün Wp2 ve Wn2 Değerlerinin Değişimi

Wp2=3,84 Wn2=1,92 Wp2=1,92 Wn2=0.96 Wp2=0,96 Wn2=0,48 tplh 0,1009 0,097 0,097 tphl 0,0606 0,0606 0,0606 tpd 0,0848 0,0788 0,0788 Wp2=0,48 Wn2=0,24 Wp2=0,24 Wn2=0,12 tplh 0,0848 0,1068 tphl 0,0606 0,0485 tpd 0,0727 0,0776

0,0720,0740,0760,0780,08

0,0820,0840,086

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1

Yük İnvertörü WpL=2, WnL=1 --- 1.İnvertör Wp1=6, Wn1=3*

2. İnvertörün Wp2 ve Wn2 Değerlerinin Değişimi Wp2=3,84 Wn2=1,92 Wp2=1,92 Wn2=0.96 Wp2=0,96 Wn2=0,48 tplh 0,109 0,1091 0,1091 tphl 0,0485 0,0606 0,0485 tpd 0,0788 0,0848 0,0788 Wp2=0,48 Wn2=0,24 Wp2=0,24 Wn2=0,12 tplh 0,0849 0,097 tphl 0,0485 0,0364 tpd 0,0667 0,0776

74

0

0,02

0,04

0,06

0,08

0,1

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)Seri 1



00,020,040,060,080,1

0,12

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1



75

00,020,040,060,08

0,10,12

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)Seri 1



0,095

0,1

0,105

0,11

0,115

0,12

0 2 4 6

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1



76

00,020,040,060,08

0,10,12

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)Seri 1



0,105

0,11

0,115

0,12

0,125

0,13

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1



77

00,020,040,060,080,1

0,120,14

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)Seri 1



0

0,05

0,1

0,15

0,2

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)

Seri 1



78

0

0,05

0,1

0,15

0 1 2 3 4

Wp Değerleri

Yayı

lım G

ecik

mes

i (ns

)Seri 1

Çizelge 2.5. de yük invertörünün ve 1. invertörün boyutlarına bağlı olarak 2.

invertörün ( geri besleme invertörü ) boyutunun nasıl değiştiği ve bu değişimlerin

yayılım gecikmesine etkisi verilmiştir. Alınan verilen her çizelgenin altında

MICROSOFT EXCEL de hazırlanan grafikte de gösterilmiştir. Böylece değişimleri

daha kolay takip edebilmek mümkün olmuştur.

Çizelge 2.5. incelendiğinde 2. invertörün ( geri besleme invertörü ) Wp2 ve Wn2

değerlerinin mümkün olduğunca küçük olması gerektiği görülmektedir. Ayrıca aynı

yük invertörü değerleri için 1. invertörün Wp1 ve Wn1 değerleri iki farklı değerde

alınarak 2. invertörün ( geri besleme invertörü ) değerinin nasıl değişmesi gerektiği

incelenmiştir. Aynı yük invertörü değeri için 2. invertörün küçük boyutlu, 1

invertörün ise daha büyük boyutlu olması gerektiği çizelgelerden ve grafiklerden

görülebilmektedir. Yük invertörünün boyutu arttırıldıkça 1. invertöründe boyutunun

artması gerktiği sonucuna varılmıştır. Ayrıca yük invertörünün boyutlarının artması

yayılım gecikmesini arttırmaktadır. Yayılım gecikmesini düşük değerde tutabilmek

için 1. invertörün boyutları ile 2. invertörün boyutlarının yük invertörünün boyutları

ile uyumlu olası gerekmektedir. Bu yüzden yük invertörünün boyutlarının değişimine

bağlı olarak 1. ve 2. invertörlerin boyutlarının aynı anda değişmesi gerekmektedir.

Bu değişimin nasıl olacağını belirleyebilmek için Çizelge 2.6. de gösterildiği gibi,

yük invertörünün boyutlarını WpL=2U, WnL=1U değerlerinden başlayarak WpL

değerini 2U, WnL değerini 1U arttırılmıştır. Bu değerlere bağlı olarak, Çizelge 2.5.

ve çizelge 10.3. den elde edilen sonuçlar doğrultusunda en ideal 1. ve 2. invertör

boyutları PSPICE programında bir çok similasyon yapılarak belirlenmiştir. Bu en

ideal boyutlar ve bu boyutlara bağlı olarak yayılım gecikmelerinin değişimi çizelge

2.6. da verilmiştir. Buradan da örülebileceği üzere yük invertörünün boyutunun

79

artması; 1. ve 2. invertörün boyutlarını ayrıca yayılım gecikmesini arttırmaktadır.

Ancak elde edilen bu değerler oluşabilecek en ideal değerlerdir.

Çizelge 2.6. Yük İnvertörünün Değişimine Bağlı Olarak 1. ve 2. İnvertör Boyutları ve

Gecikme Zamanının Değişimi Yük İnvertörünün Değişimine Bağlı Olarak İnvertör Boyutları ve Gecikme Zamanının

Değişimi WpL=2, WnL=1 Wpi=4, Wni=2 WnP=10 Wp1=4, Wn1=2 Wp2=0,24,Wn2=0,12 tpd=0,0606WpL=4, WnL=2 Wpi=4, Wni=2 WnP=10 Wp1=10, Wn1=5 Wp2=0,24,Wn2=0,12 tpd=0,0606WpL=6, WnL=3 Wpi=4, Wni=2 WnP=10 Wp1=12, Wn1=6 Wp2=0,48,Wn2=0,24 tpd=0,0727WpL=8, WnL=4 Wpi=4, Wni=2 WnP=10 Wp1=14, Wn1=7 Wp2=0,48,Wn2=0,24 tpd=0,0788WpL=10, WnL=5 Wpi=4, Wni=2 WnP=10 Wp1=14, Wn1=7 Wp2=0,48,Wn2=0,24 tpd=0,0788WpL=12, WnL=6 Wpi=4, Wni=2 WnP=10 Wp1=16, Wn1=8 Wp2=0,52,Wn2=0,26 tpd=0,0848WpL=14, WnL=7 Wpi=4, Wni=2 WnP=10 Wp1=16, Wn1=8 Wp2=0,56,Wn2=0,28 tpd=0,0909WpL=16, WnL=8 Wpi=4, Wni=2 WnP=10 Wp1=18, Wn1=9 Wp2=0,60,Wn2=0,30 tpd=0,0909WpL=18, WnL=9 Wpi=4, Wni=2 WnP=10 Wp1=20, Wn1=10 Wp2=0,60,Wn2=0,30 tpd=0,0909WpL=20, WnL=10 Wpi=4, Wni=2 WnP=10 Wp1=20, Wn1=10 Wp2=0,64,Wn2=0,32 tpd=0,0969WpL=22, WnL=12 Wpi=4, Wni=2 WnP=10 Wp1=24, Wn1=12 Wp2=0,64,Wn2=0,32 tpd=0,0969WpL=24, WnL=14 Wpi=4, Wni=2 WnP=10 Wp1=24, Wn1=12 Wp2=0,64,Wn2=0,32 tpd=0,103 WpL=26, WnL=13 Wpi=4, Wni=2 WnP=10 Wp1=26, Wn1=12 Wp2=0,68,Wn2=0,34 tpd=0,103 WpL=28, WnL=14 Wpi=4, Wni=2 WnP=10 Wp1=28, Wn1=14 Wp2=0,72,Wn2=0,36 tpd=0,109 WpL=30, WnL=15 Wpi=4, Wni=2 WnP=10 Wp1=32, Wn1=16 Wp2=0,72,Wn2=0,36 tpd=0,1181

Bir elektronik devrede sadece yükün değişmesi invertör boyutlarını değiştirmez.

Girişe bağlı invertörler varsa bunlarında değişimi invertör boyutlarını etkilemektedir.

Bu similasyonu yapılan latch devresinde de girişe bağlı bulunan invertörün ( Wpi,

Wni ) boyutlarının değişmesi 1. ve 2. invertörün boyutları ile yayılım gecikmesini

değiştirmektedir. Çizelge 2.7. de bu değişimler görülmektedir.

80

Çizelge 2.7. Giriş İnvertörünün Değişimine Bağlı Olarak 1. ve 2. İnvertör Boyutları ve

Gecikme Zamanının Değişimi

Giriş İnvertörünün Değişimine Bağlı Olarak İnvertör Boyutları ve Gecikme Zamanının

Değişimi WpL=12, WnL=6 Wpi=2, Wni=1 WnP=10 Wp1=4, Wn1=2 Wp2=0,24, Wn2=0,12 tpd=0,1272WpL=12, WnL=6 Wpi=4, Wni=2 WnP=10 Wp1=6, Wn1=3 Wp2=0,24, Wn2=0,12 tpd=0,103 WpL=12, WnL=6 Wpi=6, Wni=3 WnP=10 Wp1=8, Wn1=4 Wp2=0,24, Wn2=0,12 tpd=0,0969WpL=12, WnL=6 Wpi=8, Wni=4 WnP=10 Wp1=10, Wn1=5 Wp2=0,24, Wn2=0,12 tpd=0,0848WpL=12, WnL=6 Wpi=10, Wni=5 WnP=10 Wp1=12, Wn1=6 Wp2=0,28, Wn2=0,14 tpd=0,0788WpL=12, WnL=6 Wpi=12, Wni=6 WnP=10 Wp1=14, Wn1=7 Wp2=0,28, Wn2=0,14 tpd=0,0887WpL=12, WnL=6 Wpi=14, Wni=7 WnP=10 Wp1=18, Wn1=9 Wp2=0,32, Wn2=0,16 tpd=0,0727WpL=12, WnL=6 Wpi=16, Wni=8 WnP=10 Wp1=20, Wn1=10 Wp2=0,32, Wn2=0,16 tpd=0,0727WpL=12, WnL=6 Wpi=18, Wni=9 WnP=10 Wp1=22, Wn1=11 Wp2=0,36, Wn2=0,18 tpd=0,0727WpL=12, WnL=6 Wpi=20, Wni=10 WnP=10 Wp1=24, Wn1=12 Wp2=0,36, Wn2=0,18 tpd=0,0666WpL=12, WnL=6 Wpi=22, Wni=11 WnP=10 Wp1=26, Wn1=13 Wp2=0,40, Wn2=0,20 tpd=0,0624WpL=12, WnL=6 Wpi=24, Wni=12 WnP=10 Wp1=30, Wn1=15 Wp2=0,48, Wn2=0,24 tpd=0,0606WpL=12, WnL=6 Wpi=26, Wni=13 WnP=10 Wp1=36, Wn1=18 Wp2=0,52, Wn2=0,26 tpd=0,0606WpL=12, WnL=6 Wpi=28, Wni=14 WnP=10 Wp1=36, Wn1=18 Wp2=0,52, Wn2=0,26 tpd=0,0606WpL=12, WnL=6 Wpi=30, Wni=15 WnP=10 Wp1=40, Wn1=20 Wp2=0,60, Wn2=0,30 tpd=0,0545

Giriş invertöründeki değişimin 1. ve 2. invertörlerin boyutlarına nasıl etki ettiğini

gözlemleyebilmek için yük invertörünün boyutları sabit tutulmuştur ( WpL=12U,

WnL=6U ). Giriş invertörünün boyutları Wpi=2U, Wni=1U değerinden başlayarak

Wpi değeri 2U, Wni değeri 1U arttırılarak en ideal 1. ve 2. invertör boyutları

belirlenmiştir. Çizelge 2.7. de görüldüğü gibi giriş invertörünün boyutunun

arttırılması sonucu 1. ve 2. invertörlerin boyutları artmakta fakat bu değerlere bağlı

olarak yayılım gecikmesi azalmaktadır.

81

4. SONUÇ VE DEĞERLENDİRME

4.1. Değerlerin Fuzzy Logicte İşlenmesi

Similasyonu yapılan devrenin girişindeki ve çıkışındaki invertörlerde kullanılan

MOSFET lerin Wp ve Wn boyutlarının değişmesi 1. ve 2. invertörler ile yayılım

gecikmesini değiştirmekteydi. Devrenin giriş ve çıkışında bağlı bulunan invertörlerin

değerlerinin değişmesi devrede 1. ve 2. invertörler ile yayılım gecikmesini

etkilediğinden, bu devre için oluşturulacak algoritmada 2 giriş değeri, 3 de çıkış

değeri bulunmalıdır. Çizelge 4.1. de giriş değişkenleri ile çıkış değişkenleri

gösterilmiştir.

Şekil 4.1. Fuzzy Logic Fis Editörü Belirlenen giriş ve çıkış değişkenleri için üyelik fonksiyonları belirlenmelidir. Bu

üyelik fonksiyonları similasyonun yapıldığı aralıkta 1,0 ve bu iki değer arasındaki

durumları içermektedir. Giriş değişkenleri ( WpL ve Wpi ) için üyelik fonksiyonları

çok az, az, orta, fazla, çok fazla olmak üzere 6 değişik durumdan oluşturulmuştur.

Şekil 4.2. de yük invertörüne ait olan üyelik fonksiyonu gösterilmiştir.

82

Çıkış değişkenleri ( Wp1, Wp2 ve yayılım Gecikmesi ) için ise, üyelik fonksiyonları;

az, orta, çok olmak üzere üç değişik durumdan oluşturulmuştur. Bunun sebebi giriş

değişkenlerine bağlı olarak çıkış değişkenlerinin her zaman değişiklik göstermemesi,

yani çıkış değişkenin daha az aralığa sahip olmasıdır. Üyelik fonksiyonları 1,0 ve bu

iki değer arasındaki bütün değerleri içerdiğinden similasyonu yapılamayan değerler

içinde en ideal değerlerin belirlenmesini sağlamaktadırlar.

Şekil 4.2. Yük İnvertörünün Üyelik Fonksiyonu Oluşturulan bu üyelik fonksiyonlarına göre Fuzzy Logic de kurallar yazılmalıdır.

Yazılan kurallar şekil 4.3. de gösterilmiştir. Kurallar yazılırken similasyon sonuçları

iyi analiz edilmeli ve orada elde edilen sonuçlar kurallar kısmına aktarılmalıdır. Eğer

kurallar yazılırken similasyon sonuçlarında elde edilmeyen bir durum yazılırsa çıkış

ekranında yanlış sonuçlar alınmaktadır.

83

Şekil 4.3. Kurallar Kuralların yazımı tamamlandıktan sonra artık giriş değerlerine bağlı olarak çıkış

değerlerinin nasıl değiştiği kontrol edilebilir. Bu işlem Fuzzy Logic de rule viewer

butonu kullanılarak yapılabilmektedir. Bu butona tıklandığında şekil 4.4. de

gösterilen şekil görülebilmektedir. Programda bu kısım açık iken giriş değişkenleri

üzerinde gösterilen çubuklar sağa ve sola hareket ettirilerek giriş değişkenlerinin

değeri arttırılıp azaltılabilmektedir. Bu işlem yapıldığında, kurallar kısmında

girişlerle çıkışlar bir birleri ile ilişkilendirildiklerinden çıkış değişkenlerinin değişimi

görülebilmektedir. Bu sayede yapılan yüzlerce similasyonun sonucuna ulaşmak

mümkün olmaktadır. Ayrıca çizelgelerde verilen değerler dışında onlarca değer

bulunmaktadır ve bunların similasyonu yapılamamıştır. Burada bu değerlere ait

bilgilere de ulaşılabilmektedir.

84

Şekil 4.4. Giriş Değişkenlerine Göre Çıkış Değerinin Değişimi

Şekil 4.4 de giriş değişkenlerin bağlı olarak çıkış değişkenlerinin değerleri sayısal

olarak görülebilmektedir. Ancak genel olarak giriş değişkenlerinin değerlerine bağlı

olarak çıkış değişkenlerinin değerlerinin nasıl değişti Fuzzy Logic de surface viewer

butonu kullanılarak görülebilmektedir. Şekil 4.5. de giriş değişkenleri olan; yük

invertörünün ( WpL ) ve giriş invertörünün ( Wpi ) değerlerinin değişimine bağlı

olarak yayılım gecikmesinin değişimi verilmiştir. Şekildeki yayılım gecikmesi

nanosaniye (ns) cinsindendir. Şekil 4.5. de görüldüğü gibi yük invertörünün

boyutunun artmasına bağlı olarak yayılım gecikmesi artmakta, giriş invertörünün

boyutunun artmasına bağlı olarak yayılım gecikmesi azalmaktadır. Bu iki değer aynı

anda bu şekilden incelenerek en uygun yayılım gecikmesini veren ( invertör )

MOSFET boyutlarını belirlemek mümkün olmaktadır.

85

Şekil 4.5. Giriş Değişkenlerine Bağlı Olarak Gecikmenin Üç Boyutlu Değişimi

Şekil 4.6. Girişe Bağlı Olarak 1.İnvertör Boyutunun Üç Boyutlu Değişimi

86

Şekil 4.6. da giriş değişkenlerine bağlı olarak 1. invertörün boyutunun değişimi

verilmiştir. Her iki giriş değerinin artmasına bağlı olarak 1. invertörün boyutlarının

arttığı buradan görülebilmektedir.

Şekil 4.7. Girişe Bağlı Olarak 2.İnvertör Boyutunun Üç Boyutlu Değişimi

Şekil 4.7. de giriş değerlerine bağlı olarak 2. invertörün ( Geri besleme invertörü )

boyutlarının değişimi verilmiştir. Her iki giriş değerinin artmasına bağlı olarak 2.

invertörün boyutları artmaktadır. Ama bu artış doğrusal değildir. O yüzden en ideal

boyutun belirlenebilmesi için şekil 4.7. ve şekil 4.4. birlikte analiz edilmelidir.

PSPICE programından alınan veriler ile Fuzzy de bulunan değerler arasında %10

fark vardır. Yani hata oranı %10 dur.

87

KAYNAKLAR

Kang, S.M, Leblebici, Y., 1999. CMOS Digital Integrated Circuits, WCB McGraw-Hill, 242(4), 320-340 s.

Ekiz, H., 2003. Mantık Devreleri, Sayısal Elektronik., Değişim Yayınları, 154(5),

269-285. Kahramanlı, Ş., Özcan, M., 2000. Lojik Tasarımın Temelleri, Nobel Yayın Dağıtım, Ankara, 151(3), 159-182 s. Buzluca, F., Lojik, 2000-2003. http://www.buzluca.com/lojik Actel Corparation., Aplication Note, March 2004 Nedovic, N., Oklabdzija., V., Walker., W., 2003. A Clock Skew Absorbing Flip-

Flop, IEEE International Solid-Stade Circuits Conference, paper 19.5 Hristov, K., Yanev, K., 2003. Edge Triggered D Flip-Flop, VLSI Desing, Yoshizava, H., Taniguchi, K., Nakashi, K., 1998. An Imlementation Technique of

Dynamic CMOS Circuit Applicable to Asynchronous/synchronous Logic, IEEE.,

Wu, C.Y., Li, C., Hwang J.S., 1998. Timing Macromodels for CMOS static set/reset

latches and their applications, IEE Proceedings, vol.135, Pt. E, No.3 Şen, Z., 1999. Mühendislikte Bulanık (Fuzzy) Modelleme İlkeleri, İTÜ, Uçak ve

Uzay Bilimleri Fakültesi. Nilsson, J., Riedel, S., 1994. Introduction To PSPICE, Literatür Yayıncılık Dağıtım

Pazarlama ve Tic. Ltd. Şti. Kayacan, C., Çelik, A., Salman, Ö., 2003. Tornalama İşlemlerinde Kesici Takım

Aşınmasının Bulanık Mantık İle Modellenmesi. TMMOP Makine Mühendisleri Odası Konya Şubesi.

Dejhan, K., Tooprakai, P., Mitatha, S., Cheevasuvit, F., Soonyeekan, C., 2000. Meta-

Stable Operation Consideration Of CMOS And BICMOS Static Latch Circuit. ICSE2000 Proceedings

Nedovic, N., Oklobdzija, V., Walker, W., 2003. A Clock Skew Absorbing Flip-Flop VLADIMIRESCU, A., LIU, S., 1985. Hybrid Latch Flip-Flop whit ımproved power

Efficiency. Proceedings of the 13th Symposium on Circuits And Systems Design.

88

Ek-1 Mosfetlerin ( PMOS ve NMOS ) model parametreleri .MODEL CMOSN NMOS ( Level=7 +VERSION = 3.1 TNOM = 27 TOX = 5.7E-9 +XJ = 1E-7 NCH = 2.3549E17 VTH0 = 0.3730635 +K1 = 0.4737692 K2 = 4.116406E-5 K3 = 1E-3 +K3B = 1.7999035 W0 = 1E-7 NLX = 1.740604E-7 +DVT0W = 0 DVT1W = 0 DVT2W = 0 +DVT0 = 0.4350667 DVT1 = 0.5819313 DVT2 = -0.5 +U0 = 282.6382765 UA = -1.459113E-9 UB = 2.666853E-18 +UC = 3.876176E-11 VSAT = 1.369009E5 A0 = 1.7826131 +AGS = 0.3272708 B0 = -7.702255E-9 B1 = -1E-7 +KETA = -8.593406E-3 A1 = 1.899746E-4 A2 = 0.4721967 +RDSW = 200 PRWG = 0.2843144 PRWB = -0.2 +WR = 1 WINT = 0 LINT = 1.584238E-9 +XL = 0 XW = -4E-8 DWG = -7.786168E-9 +DWB = 6.299903E-9 VOFF = -0.0967223 NFACTOR = 1.429191 +CIT = 0 CDSC = 2.4E-4 CDSCD = 0 +CDSCB = 0 ETA0 = 2.584237E-3 ETAB = 1.060555E-4 +DSUB = 0.0117695 PCLM = 2.1515753 PDIBLC1 = 1 +PDIBLC2 = 2.145825E-3 PDIBLCB = 0.0471159 DROUT = 1 +PSCBE1 = 2.386732E8 PSCBE2 = 7.052974E-8 PVAG = 4.599408E-3 +DELTA = 0.01 RSH = 4 MOBMOD = 1 +PRT = 0 UTE = -1.5 KT1 = -0.11 +KT1L = 0 KT2 = 0.022 UA1 = 4.31E-9 +UB1 = -7.61E-18 UC1 = -5.6E-11 AT = 3.3E4 +WL = 0 WLN = 1 WW = 0 +WWN = 1 WWL = 0 LL = 0 +LLN = 1 LW = 0 LWN = 1 +LWL = 0 CAPMOD = 2 XPART = 0.5 +CGDO = 5.83E-10 CGSO = 5.83E-10 CGBO = 1E-12 +CJ = 1.761007E-3 PB = 0.99 MJ = 0.4688965 +CJSW = 4.015945E-10 PBSW = 0.99 MJSW = 0.3271876 +CJSWG = 3.29E-10 PBSWG = 0.99 MJSWG = 0.3271876 +CF = 0 PVTH0 = -6.465496E-3 PRDSW = -10 +PK2 = 3.1412E-3 WKETA = 6.591068E-3 LKETA = 3.835101E-3 ) .MODEL CMOSP PMOS ( LEVEL = 7 +VERSION = 3.1 TNOM = 27 TOX = 5.7E-9 +XJ = 1E-7 NCH = 4.1589E17 VTH0 = -0.5631257 +K1 = 0.6419605 K2 = -7.282264E-4 K3 = 0

89

+K3B = 7.915875 W0 = 1E-6 NLX = 2.685026E-8 +DVT0W = 0 DVT1W = 0 DVT2W = 0 +DVT0 = 3.1945843 DVT1 = 1 DVT2 = -0.1117614 +U0 = 101.3073694 UA = 1.041625E-9 UB = 1E-21 +UC = -1E-10 VSAT = 1.425879E5 A0 = 1.1063182 +AGS = 0.2045858 B0 = 1.017974E-6 B1 = 5E-6 +KETA = 0.0111427 A1 = 0.0109159 A2 = 0.3 +RDSW = 2.014607E3 PRWG = -0.03098 PRWB = -0.0309254 +WR = 1 WINT = 0 LINT = 4.068013E-8 +XL = 0 XW = -4E-8 DWG = -2.666714E-8 +DWB = 3.702655E-9 VOFF = -0.1370541 NFACTOR = 1.2435282 +CIT = 0 CDSC = 2.4E-4 CDSCD = 0 +CDSCB = 0 ETA0 = 0.2653362 ETAB = -0.0830656 +DSUB = 1.2359917 PCLM = 1.3932016 PDIBLC1 = 4.033555E-3 +PDIBLC2 = -4.055943E-9 PDIBLCB = -1E-3 DROUT = 0.0602572 +PSCBE1 = 2.392979E10 PSCBE2 = 2.163848E-9 PVAG = 0.0141131 +DELTA = 0.01 RSH = 3 MOBMOD = 1 +PRT = 0 UTE = -1.5 KT1 = -0.11 +KT1L = 0 KT2 = 0.022 UA1 = 4.31E-9 +UB1 = -7.61E-18 UC1 = -5.6E-11 AT = 3.3E4 +WL = 0 WLN = 1 WW = 0 +WWN = 1 WWL = 0 LL = 0 +LLN = 1 LW = 0 LWN = 1 +LWL = 0 CAPMOD = 2 XPART = 0.5 +CGDO = 6.76E-10 CGSO = 6.76E-10 CGBO = 1E-12 +CJ = 1.893734E-3 PB = 0.9889579 MJ = 0.4705132 +CJSW = 3.124347E-10 PBSW = 0.8 MJSW = 0.2786992 +CJSWG = 2.5E-10 PBSWG = 0.8 MJSWG = 0.2786992 +CF = 0 PVTH0 = 4.821637E-3 PRDSW = -2.2211772 +PK2 = 2.088108E-3 WKETA = 0.0199978 LKETA = -5.605069E-3 )

90

ÖZGEÇMİŞ Adı Soyadı : Kıvanç BAŞARAN Doğum Yeri : İzmir Doğum Yılı : 1978 Medeni Hali : Bekar Eğitim ve Akademik Durumu: Lise 1993 – 1997 Aydın Anadolu Teknik Lisesi Lisans 1997 – 2001 Gazi Üniversitesi Teknik Eğitim Fakültesi Elektrik Eğitimi Yabancı Dil : İngilizce İş Deneyimi: 2002 - S.D.Ü. Senirkent Meslek Yüksekokulu 2005 – A.D.Ü. Söke Meslek Yüksekokulu

İÇİNDEKİLER - tez.sdu.edu.trtez.sdu.edu.tr/Tezler/TF00984.pdf · i İÇİNDEKİLER Sayfa İÇİNDEKİLER …………………………………………..... i ÖZET ...

Documents