MPC5121e Microcontroller - Reference Manual

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Devices Supported:MPC5121eMPC5123

Document Number: MPC5121ERMRev. 4

June 2012

ii Freescale Semiconductor

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MPC5121e Microcontroller Reference Manual, Rev. 4

Freescale Semiconductor iii

Chapter 1Overview

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11.2 Chip-Level Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21.3 Module Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3

1.3.1 e300 Processor Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31.3.2 MBX Lite graphics block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31.3.3 Display Interface Unit (DIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31.3.4 Video Interface Unit (VIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41.3.5 AXE processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41.3.6 USB Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41.3.7 Direct Memory Access (DMA) Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41.3.8 DDR SDRAM Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41.3.9 128 KB on-chip SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41.3.10 PCI interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41.3.11 Serial ATA controller (SATA) with integrated PHY . . . . . . . . . . . . . . . . . . . . . . . 1-51.3.12 Parallel ATA controller (PATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51.3.13 Fast Ethernet Controller (FEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51.3.14 NAND Flash Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51.3.15 Local Plus Bus (LPC) Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51.3.16 SD/SDIO/MMC card interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51.3.17 Controller Area Network (CAN) interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-61.3.18 S/PDIF receive and transmit interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-61.3.19 Integrated Circuit Communication (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-61.3.20 Programmable Serial Controller (PSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-61.3.21 J1850 Byte Data Link Controller (BDLC) Interface . . . . . . . . . . . . . . . . . . . . . . 1-61.3.22 General Purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-71.3.23 On-chip Real-time Clock (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-71.3.24 IC Identification Module (IIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-71.3.25 On-chip Temperature Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-71.3.26 Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-71.3.27 System Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-71.3.28 IEEE 1149.1 Compliant JTAG Boundary Scan . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

Chapter 2System Configuration and Memory Map

(XLBMEN + Mem Map)2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12.2 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1

2.2.1 Local Memory Map Overview and Example . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12.2.2 Address Translation and Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32.2.3 Window into Configuration Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42.2.4 Local Access Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42.2.5 Local Access Register Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4


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2.2.6 Precedence of Local Access Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-172.2.7 Configuring Local Access Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-172.2.8 Distinguishing Local Access Windows from Other Mapping Functions . . . . . 2-182.2.9 Outbound Address Translation and Mapping Windows . . . . . . . . . . . . . . . . . 2-182.2.10 Inbound Address Translation and Mapping Windows . . . . . . . . . . . . . . . . . . . 2-182.2.11 PCI Inbound Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-182.2.12 Accessing Internal Memory from External Masters . . . . . . . . . . . . . . . . . . . . 2-18

2.3 System Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-192.3.1 System Configuration Register Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . 2-19

Chapter 3Signal Descriptions

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13.1.1 Signals Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1

3.2 Output Signal States During Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-56

Chapter 4Reset

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14.2 HRESET Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1

4.2.1 Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14.2.2 Impacts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2

4.3 SRESET Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24.3.1 Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24.3.2 Impacts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2

4.4 Power-On Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34.5 Reset of Internal Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34.6 Reset Configuration Word (RST_CONF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4

4.6.1 BMS Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-64.6.2 RTC at Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-74.6.3 JTAG Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-74.6.4 Boot Vector Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-74.6.5 Boot Memory Interface Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-74.6.6 LPC Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-74.6.7 NFC Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8

4.7 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-94.7.1 Reset Configuration Word Low Register (RCLW) . . . . . . . . . . . . . . . . . . . . . . 4-104.7.2 Reset Configuration High Word Register (RCHW) . . . . . . . . . . . . . . . . . . . . . 4-114.7.3 Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-124.7.4 Reset Mode Register (RMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-134.7.5 Reset Protection Register (RPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-144.7.6 Reset Control Register (RCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-144.7.7 Reset Control Enable Register (RCER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-15

4.8 I/O During Reset Assertion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16


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Chapter 5Clocks and Low-Power Modes

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15.2 System Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

5.2.1 Peripheral Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-35.2.2 Clock Frequency Measurement (CFM) Clock Selection . . . . . . . . . . . . . . . . . . 5-45.2.3 System Oscillator Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-55.2.4 PSC Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-55.2.5 MSCAN Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-65.2.6 RTC Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-65.2.7 SATA Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-65.2.8 USB Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-75.2.9 System PLL and e300 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8

5.3 Clock Control Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-105.3.1 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10

Chapter 6AXE System

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.2 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-26.2.1 Data Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-26.2.2 Registers Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-36.2.3 Instruction Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-46.2.4 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-46.2.5 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8

6.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-286.3.1 AXE Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-286.3.2 AXE System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-296.3.3 Data Access Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-316.3.4 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-326.3.5 Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-336.3.6 FIFOs for Inter-Processor Communication . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-346.3.7 Interrupt Enable/Pending and Clear/Set Registers for FIFO1, FIFO2, and Soft

Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-35

Chapter 7Byte Data Link Controller (BDLC)

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-17.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3

7.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-37.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3

7.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-37.3.2 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4


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7.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-197.4.1 J1850 Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-197.4.2 J1850 VPW Symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-217.4.3 MUX Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-337.4.4 Protocol Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-357.4.5 Transmitting a Message . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-377.4.6 Receiving A Message . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-427.4.7 Transmitting an In-Frame Response (IFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-467.4.8 Receiving An In-Frame Response (IFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-557.4.9 Special BDLC Module Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-57

7.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-597.5.1 Initializing the Configuration Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-597.5.2 Exiting Loopback Mode and Enabling the BDLC Module . . . . . . . . . . . . . . . . 7-607.5.3 Enabling BDLC Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-60

Chapter 8 Clock Frequency Measurement (CFM)

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.2 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-28.2.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-28.2.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-58.4 Application Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5

Chapter 9CPU e300 Core Power Architecture

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19.2 e300c4 Processor Core Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19.3 e300c4 Core Reference Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-29.4 Unsupported e300c4 Core Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

9.4.1 Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-29.4.2 CSB Parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

Chapter 10CSB Arbiter and Bus Monitor

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-110.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-210.2.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1310.3.1 Arbitration Policy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1310.3.2 Bus Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16


Freescale Semiconductor vii

10.4 Initialization/Applications Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1910.4.1 Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1910.4.2 Error Handling Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-19

Chapter 11Direct Memory Access (DMA)


11.2 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-211.2.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14

11.3 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3811.3.1 DMA Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3811.3.2 DMA Programming Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3811.3.3 DMA Arbitration Mode Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3911.3.4 DMA Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4011.3.5 TCD Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4311.3.6 Channel Linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4411.3.7 Dynamic Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-45

Chapter 12Display Interface Unit (DIU)

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-112.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-112.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1

12.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-212.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2

12.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-212.3.2 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-412.3.3 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8

12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2512.4.1 Area Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2512.4.2 Area Descriptor Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2712.4.3 Pixel Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3412.4.4 Pixel Format Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3512.4.5 Alpha Blending . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3612.4.6 Chroma Keying . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3712.4.7 Gamma Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3712.4.8 Cursor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3812.4.9 Writeback Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4012.4.10Color Bar Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4112.4.11Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4112.4.12Dynamic Priority Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4212.4.13Display Signal Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-43

12.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-44


viii Freescale Semiconductor

12.5.1 DIU Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4412.5.2 Controlling DIU Planes after the DIU is Enabled . . . . . . . . . . . . . . . . . . . . . 12-4512.5.3 Synchronizing with the Host (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4512.5.4 Recovering from Parameter Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4612.5.5 Recovering from Underrun Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-46

Chapter 13DRAM Controller

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-113.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

13.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-213.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4

13.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-413.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5

13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1913.4.1 Interfacing with the DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1913.4.2 Programming DRAM Device Internal Configuration Register . . . . . . . . . . . . 13-2013.4.3 DRAM Command Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2013.4.4 Write Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2113.4.5 Timing Manager . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2113.4.6 DRAM Read Block and DRAM Write Block . . . . . . . . . . . . . . . . . . . . . . . . . 13-2113.4.7 Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-21

Chapter 14Multi-port DRAM Controller Priority Manager


14.2 Bus Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-214.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2


14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1914.4.1 Description of Operation Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1914.4.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1914.4.3 Congestion Detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-21

Chapter 15External Memory Bus (EMB)

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-115.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-115.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1

15.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-115.2.1 EMB Mux . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1


Freescale Semiconductor ix

Chapter 16Fast Ethernet Controller (FEC)

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-116.1.1 FEC Top Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-116.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-216.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3

16.2 External Signal Description (Off Chip) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-416.2.1 I/O Signal Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-416.2.2 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5

16.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-916.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-916.3.2 Top-Level Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1016.3.3 Detailed Memory MapControl/Status Registers . . . . . . . . . . . . . . . . . . . . 16-1016.3.4 MIB Block Counters Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1216.3.5 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-14

16.4 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3616.4.1 Initialization Prior to Asserting ETHER_EN . . . . . . . . . . . . . . . . . . . . . . . . . 16-36

16.5 Buffer Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3816.5.1 Driver/DMA Operation with Buffer Descriptors . . . . . . . . . . . . . . . . . . . . . . . 16-3816.5.2 Ethernet Receive Buffer Descriptor (RxBD) . . . . . . . . . . . . . . . . . . . . . . . . . 16-4016.5.3 Ethernet Transmit Buffer Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-42

16.6 Network Interface Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4316.6.1 FEC Frame Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4516.6.2 FEC Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4616.6.3 Ethernet Address Recognition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4716.6.4 Full-Duplex Flow Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5216.6.5 Inter-Packet Gap Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5316.6.6 Collision Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5316.6.7 Internal and External Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5316.6.8 Ethernet Error-Handling Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5416.6.9 Transmission Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5416.6.10Reception Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-55

Chapter 17General Purpose Timers (GPT)

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-117.1.1 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-117.1.2 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-2

17.2 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-217.2.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-4

17.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1017.3.1 Input Capture Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1017.3.2 Changing Sub-Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1117.3.3 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-12


x Freescale Semiconductor

17.3.4 Force Output Low Immediately . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1217.3.5 Output Pulse High . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1217.3.6 Output Pulse Low . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1317.3.7 Output Toggle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1317.3.8 Pulse Width Modulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1417.3.9 Simple GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-16

Chapter 18General Purpose I/O (GPIO)

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-118.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-118.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-2

18.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-318.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-7

Chapter 19IIM/Fusebox

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-119.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1

19.2.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-119.2.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1

19.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-119.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-219.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2

19.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1219.4.1 Fuse Bank 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-12

Chapter 20Integrated Programmable Interrupt Controller (IPIC)


20.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-520.2.1 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5

20.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3520.3.1 Interrupt Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3520.3.2 Interrupt Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3520.3.3 Internal Interrupts Group Relative Priority . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3720.3.4 Mixed Interrupts Group Relative Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3720.3.5 Highest Priority Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3720.3.6 Interrupt Source Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3720.3.7 Masking Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4120.3.8 Interrupt Vector Generation and Calculation . . . . . . . . . . . . . . . . . . . . . . . . . 20-4220.3.9 Machine Check Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-42


Freescale Semiconductor xi

Chapter 21Inter-Integrated Circuit (I2C)

21.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-121.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-221.1.2 I2C Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-321.1.3 START Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-321.1.4 STOP Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-421.1.5 Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-521.1.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-7


21.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-921.4 Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2221.5 Transfer Initiation and Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-23

21.5.1 Post-Transfer Software Response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2321.5.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2321.5.3 Special Note on AKF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-24

Chapter 22I/O Control



Chapter 23LocalPlus Bus Controller (LPC)



23.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2123.3.1 Non-Muxed Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2223.3.2 Muxed Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2923.3.3 SCLPC Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-3623.3.4 Programmers Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-37

Chapter 24MBX Graphics Controller



xii Freescale Semiconductor

24.2 DMA operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-324.3 Clocking Architecture of the MBX Lite Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-3

Chapter 25MSCAN


25.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-225.2.1 CAN Receiver Input Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-325.2.2 CAN Transmitter Output Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3


25.4.1 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-825.4.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-1125.4.3 Programmers Model of Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . 25-26

25.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3625.5.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3625.5.2 Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3625.5.3 Identifier Acceptance Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3925.5.4 Protocol Violation Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4325.5.5 Clock System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4325.5.6 Timer Link . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4525.5.7 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4625.5.8 Low Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4625.5.9 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5025.5.10Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5025.5.11Description of Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5025.5.12Interrupt Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5125.5.13Recovery from Deep Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5225.5.14MSCAN Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5225.5.15Bus-Off Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-53

Chapter 26NAND Flash Controller (NFC)

26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-126.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-226.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-226.4 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-326.5 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3

26.5.1 Internal RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-526.5.2 Spare Area Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-526.5.3 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-7

26.6 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1826.6.1 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-18


Freescale Semiconductor xiii

26.6.2 Booting From a NAND Flash Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2026.6.3 NAND Flash Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2226.6.4 NAND Flash Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2226.6.5 Flash Clock Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2526.6.6 NFC Boot Load Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2626.6.7 DMA Request Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2726.6.8 RS ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2826.6.9 Address Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2926.6.10RAM Buffer (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2926.6.11Read and Write Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3026.6.12Endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3026.6.13I/O Pins Sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-30

26.7 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3126.7.1 Normal Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3126.7.2 Symmetric Mode One Flash Clock Cycle Per Input or Output Data Cycle 26-4526.7.3 Memory Configuration Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-50

Chapter 27Parallel Advanced Technology Attachment (PATA)



27.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-1627.3.1 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-1627.3.2 Meeting Timing on the ATA Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-17

27.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2827.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2827.4.2 Programming ATA Bus Timing and IORDY_EN . . . . . . . . . . . . . . . . . . . . . . 27-2827.4.3 Access to ATA Bus in PIO Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2927.4.4 Using DMA Mode to Receive Data from the ATA Bus . . . . . . . . . . . . . . . . . . 27-2927.4.5 Using DMA Mode to Transmit Data to the ATA Bus . . . . . . . . . . . . . . . . . . . 27-30

Chapter 28PCI Controller (PCI)



28.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-628.4 PCI Interface Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-35

28.4.1 Bus Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-35


xiv Freescale Semiconductor

28.5 I/O Sequencer for PCI Subsystem (PCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-4928.6 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-49

28.6.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-4928.7 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-50

28.7.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5128.8 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-55

28.8.1 Transaction Forwarding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5528.8.2 PCI Outbound Address Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5628.8.3 Transaction Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-57

28.9 DMA for PCI Subsystem (PCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5728.9.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5828.9.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-58

28.10External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5928.11Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-59

28.11.1Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-6128.12Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-74

28.12.1Message Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-7428.12.2DMA Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-74

Chapter 29Power Management Control Module (PMC)



29.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-529.3.1 Full-Power Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-729.3.2 Doze Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-729.3.3 Nap Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-829.3.4 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-829.3.5 Deep Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-929.3.6 Core PLL Change Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-1029.3.7 PRE_DIV Copy Enable Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-1029.3.8 Low-Power Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-11

Chapter 30Programmable Serial Controller (PSC)

30.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-130.2 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-1

30.2.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-430.3 PSC Functions Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-3630.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-3830.5 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-39


Freescale Semiconductor xv

30.5.1 PSC in UART Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-3930.5.2 PSC in Codec Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-4630.5.3 PSC in AC97 Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-5530.5.4 Local Loop-Back Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-5930.5.5 Remote Loop-Back Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-60

Chapter 31PSC Centralized FIFO Controller (FIFOC)



31.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-15

Chapter 32Real Time Clock (RTC)


32.2 External Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-332.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-3


32.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-1632.4.1 Behavior at Power On . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-1632.4.2 Behavior of Wakeup Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-1632.4.3 Behavior During Power Off (Hibernation Mode) . . . . . . . . . . . . . . . . . . . . . . 32-1732.4.4 RTC Response to Target Time Register/Actual Time Count Register and External

Wakeup Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-1932.4.5 RTC Response to External Wakeup Sources . . . . . . . . . . . . . . . . . . . . . . . . 32-21

Chapter 33SATA Controller (SATA)



33.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-533.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-28

33.4.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-2833.4.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-2833.4.3 ATAPI Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-2833.4.4 PIO Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-29


xvi Freescale Semiconductor

33.4.5 DMA Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-2933.4.6 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-3033.4.7 DMA Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-3133.4.8 Physical Coding Sublayer (PCS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-3133.4.9 Serial ATA Physical Layer Macro (SATA PHY) . . . . . . . . . . . . . . . . . . . . . . . 33-31

33.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-33

Chapter 34Secure Digital Host Controller (SDHC)


34.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-234.2.1 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-2


34.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-2334.4.1 Data Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-2334.4.2 DMA Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-2734.4.3 Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-2834.4.4 SDIO Card Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-2934.4.5 Card Insertion and Removal Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3134.4.6 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3234.4.7 System Clock Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-32

34.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3334.5.1 MMC_SD_CLK Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3434.5.2 Command Submit Response Receive Basic Operation . . . . . . . . . . . . . . 34-3434.5.3 Card Identification Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3534.5.4 Card Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3934.5.5 Switch Card Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-42

Chapter 35Software Watchdog Timer (WDT)


35.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35-235.2.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35-235.2.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35-2

35.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35-535.3.1 Software Watchdog Timer Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35-535.3.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35-6


Freescale Semiconductor xvii

Chapter 36Sony/Philips Digital Interface (SPDIF)


36.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36-236.2.1 Pin Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36-236.2.2 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36-3


36.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36-2236.4.1 SPDIF Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36-2236.4.2 SPDIF Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36-29

Chapter 37SRAM Memory (MEM)

37.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37-1

Chapter 38Temperature Sensor

38.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38-138.1.1 Normal Operation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38-1

Chapter 39Universal Serial Bus Interface with On-The-Go

39.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-139.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-139.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-139.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-2

39.2 Memory Map/Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-239.2.1 Module Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-739.2.2 Capability Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-1339.2.3 Device/Host Timer Registers (Non-EHCI) . . . . . . . . . . . . . . . . . . . . . . . . . . 39-1739.2.4 Operational Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-19

39.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-5739.3.1 System Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-5739.3.2 DMA Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-5839.3.3 FIFO RAM Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-58

39.4 OTG Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-5839.4.1 Register Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-5839.4.2 Hardware Assist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-59

39.5 Host Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-6139.5.1 Periodic Frame List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-6139.5.2 Asynchronous List Queue Head Pointer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-6339.5.3 Isochronous (High-Speed) Transfer Descriptor (iTD) . . . . . . . . . . . . . . . . . . 39-63


xviii Freescale Semiconductor

39.5.4 Split Transaction Isochronous Transfer Descriptor (siTD) . . . . . . . . . . . . . . . 39-6739.5.5 Queue Element Transfer Descriptor (qTD) . . . . . . . . . . . . . . . . . . . . . . . . . . 39-7139.5.6 Queue Head . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-7539.5.7 Periodic Frame Span Traversal Node (FSTN) . . . . . . . . . . . . . . . . . . . . . . . . 39-80

39.6 Host Operational Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-8139.6.1 Host Controller Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-8239.6.2 Suspend/Resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-8339.6.3 Schedule Traversal Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-8539.6.4 Periodic Schedule Frame Boundaries vs. Bus Frame Boundaries . . . . . . . . 39-8739.6.5 Periodic Schedule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-8939.6.6 Managing Isochronous Transfers Using iTDs . . . . . . . . . . . . . . . . . . . . . . . . 39-9039.6.7 Asynchronous Schedule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-9439.6.8 Operational Model for NAK Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-10239.6.9 Managing Control/Bulk/Interrupt Transfers via Queue Heads . . . . . . . . . . 39-10439.6.10Ping Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-11539.6.11Split Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-11639.6.12Host Controller Pause . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-14439.6.13Port Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-14539.6.14Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-145

39.7 Device Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-15039.7.1 Endpoint Queue Head . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-15039.7.2 Endpoint Transfer Descriptor (dTD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-153

39.8 Device Operational Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-15539.8.1 Device Controller Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-15539.8.2 Port State and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-15639.8.3 Bus Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-15939.8.4 Managing Endpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-16039.8.5 Device Operational Model For Packet Transfers . . . . . . . . . . . . . . . . . . . . . 39-16239.8.6 Managing Queue Heads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-17039.8.7 Managing Transfers with Transfer Descriptors . . . . . . . . . . . . . . . . . . . . . . 39-17239.8.8 Device Error Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-17439.8.9 Servicing Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-17539.8.10Deviations from the EHCI Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . 39-176

39.9 USB 2.0 PHY with On-The-Go . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-17839.9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-17839.9.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-18139.9.3 Memory Map and Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39-181

Chapter 40Video-In (VIU)



40.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-2


Freescale Semiconductor xix

40.3.2 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-240.3.3 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-5

40.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-1440.4.1 ITU656 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-1440.4.2 Round and Dither . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-1540.4.3 DMA and De-interlacing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-1640.4.4 Error Case . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-17

40.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-1840.5.1 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-1840.5.2 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40-18

Appendix AMemory Map

A.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-1A.2 MPC5121e Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-1

Appendix BRevision History

B.1 Changes Between Revision 3 and Revision 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-1B.2 Changes Between Revision 2 and Revision 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-4B.3 Changes Between Revision 1 and Revision 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B-8


Freescale Semiconductor xxi

About this book

This reference manual describes the MPC5121e microcontroller family for software and hardware developers. Information regarding bus timing, signal behavior, and AC, DC, and thermal characteristics are detailed in the device data sheet (MPC5121e Data Sheet).

The information in this book is subject to change without notice, as described in the disclaimers on the title page. As with any technical documentation, the reader needs to make sure to use the most recent version of the documentation.

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Audience

This manual is intended for system software and hardware developers and applications programmers who want to develop products with the MPC5121e microcontroller family. It is assumed that the reader understands operating systems, microprocessor system design, basic principles of software and hardware, and basic details of the Power architecture.

Organization

Following is a summary and brief description of the major sections of this manual: Chapter 1, Overview, includes general descriptions of the modules and features incorporated in

the device while focusing on new features. Chapter 2, System Configuration and Memory Map (XLBMEN + Mem Map), describes the

memory map and configuration for the MPC5121e. Chapter 3, Signal Descriptions, summarizes the external signal functions, their static electrical

characteristics, and pad configuration settings for the MPC5121e. Chapter 4, Reset, describes the reset sources available on the MPC5121e, including details on

status flags and default configurations. Chapter 5, Clocks and Low-Power Modes, describes the various clock sources that are available

on the MPC5121e device. Chapter 6, AXE System, describes the Auxiliary Execution Engine (AXE) system on the

MPC5121e. Chapter 7, Byte Data Link Controller (BDLC), describes the BDLC, which is a Society of

Automotive Engineers (SAE) J1850-compatible serial network communication module. Chapter 8, Clock Frequency Measurement (CFM), describes the clock frequency measurement

module on the MPC5121e.


xxii Freescale Semiconductor

Chapter 9, CPU e300 Core Power Architecture, describes the organization of the Power processor core on the MPC5121e, and gives an overview of the programming models as they are implemented on the device.

Chapter 10, CSB Arbiter and Bus Monitor, describes the Coherent Systems Bus (CSB) arbiter and its configuration, control, and status registers.

Chapter 11, Direct Memory Access (DMA), describes the DMA controller implemented on the MPC5121e.

Chapter 12, Display Interface Unit (DIU), describes the Display Interface Unit (DIU) implemented on the MPC5121e.

Chapter 13, DRAM Controller, describes the multi-port DRAM controller that supports Mobile-DDR, DDR-1, DDR-2, and SDR memories.

Chapter 14, Multi-port DRAM Controller Priority Manager, describes the priority manager for the DRAM controller.

Chapter 15, External Memory Bus (EMB), describes how the LPC and the NFC share the External Memory Bus.

Chapter 16, Fast Ethernet Controller (FEC), describes the feature set, operation, and programming model of the FEC block.

Chapter 17, General Purpose Timers (GPT), describes eight independent timer channels that perform general purpose timer and general purpose I/O (GPIO) functions.

Chapter 18, General Purpose I/O (GPIO), describes the general purpose I/O module, including pin descriptions, register settings and interrupt capabilities.

Chapter 19, IIM/Fusebox, describes the module that provides an interface for reading and programming information stored in on-chip fuse elements.

Chapter 20, Integrated Programmable Interrupt Controller (IPIC), summarizes the software and hardware interrupts for the MPC5121e device.

Chapter 21, Inter-Integrated Circuit (I2C), describes the I2C module, including I2C protocol, clock synchronization, and I2C programming model registers.

Chapter 22, I/O Control, describes the controls for the functional muxing and configuration of the pads.

Chapter 23, LocalPlus Bus Controller (LPC), describes the external bus interface of the MPC5121e.

Chapter 24, MBX Graphics Controller, describes the MBX graphics controller of the MPC5121e.

Chapter 25, MSCAN, describes the CAN module, a communication controller implementing the CAN protocol according to Bosch Specification version 2.0B.

Chapter 26, NAND Flash Controller (NFC), describes the interface to standard NAND flash memory devices.

Chapter 27, Parallel Advanced Technology Attachment (PATA), describes the PATA controller and interface on the MPC5121e.

Chapter 28, PCI Controller (PCI), describes the PCI controller and interface on the MPC5121e.


Freescale Semiconductor xxiii

Chapter 29, Power Management Control Module (PMC), describes the power blocks that provide voltage control for the internal logic of the device.

Chapter 30, Programmable Serial Controller (PSC), describes the Programmable Serial Controllers UART, AC97, Codec, and I2S functionality.

Chapter 31, PSC Centralized FIFO Controller (FIFOC), describes the centralized FIFO controller for the PSC modules.

Chapter 32, Real Time Clock (RTC), describes the real time clock. Chapter 33, SATA Controller (SATA), describes the Serial Advanced Technology Attachment

(SATA) controller and interface on the MPC5121e. Chapter 34, Secure Digital Host Controller (SDHC), describes the module that interfaces to

Multimedia Cards (MMC), Secure Digital (SD) memory cards, and I/O cards. Chapter 35, Software Watchdog Timer (WDT), describes the counter that guards against

software errors by periodically issuing a reset unless interrupted by software. Chapter 36, Sony/Philips Digital Interface (SPDIF), describes the SPDIF interface on the

MPC5121e. Chapter 37, SRAM Memory (MEM), describes the on-chip static RAM (SRAM)

implementation. Chapter 38, Temperature Sensor, describes the module that monitors the internal temperature of

the MPC5121e. Chapter 39, Universal Serial Bus Interface with On-The-Go, describes the universal serial bus

(USB) interface on the MPC5121e. Chapter 40, Video-In (VIU), describes the video input unit on the MPC5121e. Appendix A, Memory Map, provides a detailed listing of the memory-mapped registers for the

MPC5121e.

Suggested reading

This section lists additional reading that provides background for the information in this manual as well as general information about Power Architecture.

General information

Useful information about the Power Architecture and computer architecture in general: Programming Environments Manual for 32-Bit Implementations of the PowerPC Architecture

(MPCFPE32B) Using Microprocessors and Microcomputers: The Motorola Family, William C. Wray, Ross

Bannatyne, Joseph D. Greenfield Computer Architecture: A Quantitative Approach, Second Edition, by John L. Hennessy and David

A. Patterson. Computer Organization and Design: The Hardware/Software Interface, Second Edition, David A.

Patterson and John L. Hennessy.


xxiv Freescale Semiconductor

Power Architecture documentation

Power Architecture documentation is available from the sources listed on the back cover of this manual, as well as http://www.freescale.com/powerarchitecture.

Reference manuals (formerly called users manuals)These books provide details about individual Power Architecture implementations and are intended to be used in conjunction with the PowerPC Programmers Reference Manual.

Addenda/errata to reference manualsBecause some processors have follow-on parts, an addendum is provided that describes the additional features and functionality changes. Also, if mistakes are found within a reference manual, an errata document will be issued before the next published release of the reference manual. These addenda/errata are intended for use with the corresponding reference manuals.

Data sheetsData sheets provide specific information regarding pin-out diagrams, bus timing, signal behavior, and AC, DC, and thermal characteristics, as well as other design considerations.

Product briefsEach device has a product brief that provides an overview of its features. This document is roughly equivalent to the overview (Chapter 1) of a devices reference manual.

Application notesThese short documents address specific design issues useful to programmers and engineers working with Freescale Semiconductor processors.

Additional literature is published as new processors become available. For a current list of Power Architecture documentation, refer to http://www.freescale.com/powerarchitecture.

ConventionsThis document uses the following notational conventions:cleared/set When a bit takes the value zero, it is said to be cleared; when it takes a value of

one, it is said to be set.reserved When a bit or address is reserved, it should not be written. If read, its value is

cannot be not guaranteed. Reading or writing to reserved bits or addresses may cause unexpected results.

MNEMONICS In text, instruction mnemonics are shown in uppercase. mnemonics In code and tables, instruction mnemonics are shown in lowercase. italics Italics indicate variable command parameters.

Book titles in text are set in italics.0b0 Prefix to denote binary number (e.g., 0b0110_0111)0x0 Prefix to denote hexadecimal number (e.g., 0xFFF0_FFFC)b Suffix to denote binary number (e.g., 0110_0111b)d Suffix to denote decimal number (e.g., 12345d)h Suffix to denote hexadecimal number (e.g., FFF0_FFFCh)REG[FIELD] Abbreviations for registers are shown in uppercase. Specific bits, fields, or ranges

appear in brackets. For example, RAMBAR[BA] identifies the base address field in the RAM base address register.

http://www.freescale.com/powerpc/http://www.freescale.com/powerpc/http://www.freescale.com/powerpc/http://www.freescale.com/powerpc/


Freescale Semiconductor xxv

nibble A 4-bit data unitbyte An 8-bit data unithalfword A 16-bit data unit1

word A 32-bit data unitdoubleword A 64-bit data unitx In some contexts, such as signal encodings, x (without italics) indicates a dont

care condition.x With italics, used to express an undefined alphanumeric value (e.g., a variable in

an equation); or a variable alphabetic character in a bit, register, or module name (e.g., DSPI_x could refer to DSPI_A or DSPI_B).

n Used to express an undefined numerical value; or a variable numeric character in a bit, register, or module name (e.g., EIFn could refer to EIF1 or EIF0).

~ NOT logical operator& AND logical operator| OR logical operator|| Field concatenation operatorOVERBAR An overbar indicates that a signal is active-low.

Register figure conventionsThis document uses the following conventions for the register reset values in register figures: Bit value is undefined at reset.U Bit value is unchanged by reset. Previous value preserved during reset. [signal_name] Reset value is determined by the polarity of the indicated signal.

The following descriptions are used in register bit field description tables:

1. The only exceptions to this appear in the discussion of serial communication modules that support variable-length data transmission units. To simplify the discussion these units are referred to as words regardless of length.

R 0 Indicates a reserved bit field in a memory-mapped register. These bits are always read as 0.

W

R 1 Indicates a reserved bit field in a memory-mapped register. These bits are always read as 1.

W

RFIELDNAME

Indicates a read/write bit in a memory-mapped register.

W

R FIELDNAME Indicates a read-only bit field in a memory-mapped register.

W


xxvi Freescale Semiconductor

Acronyms and AbbreviationsTable i lists some acronyms and abbreviations used in this document.

R Indicates a write-only bit field in a memory-mapped register.

W FIELDNAME

R FIELDNAME Write 1 to clear: indicates that writing a 1 to this bit field clears it.

W w1c

R FIELDNAME Read to clear: indicates that reading this bit field clears it, regardless of its returned value.

W r1c

R 0 Indicates a self-clearing bit.

W FIELDNAME

Table i. Acronyms and Abbreviated Terms

Term Meaning

MPC5121e Microcontroller - Reference Manual

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