Memoria Caché Gustavo Andrés Uribe Gómez
Memoria Caché
Gustavo Andrés Uribe Gómez
Características Principales de las Memorias
Jerarquía de Memorias
Principios de la Memoria Caché
Principios de la Memoria Caché
Diagrama de Flujo Lectura Memoria con Caché
Ejemplos de Memoria Caché
Evolución Memoria Caché - Intel
Elementos de Diseño de Memoria Caché
Caché de Direccionamiento Lógico
Caché de Direccionamiento Físico
Caché de Asignación Directa
Caché de Asignación Directa
Caché Asignación Directa
Caché de Asignación Asociativa
Caché de Asignación Asociativa
Caché de Asignación Asociativa de Grupo
Caché de Asignación Directa de Grupo
Caché de Asignación Directa de Grupo
Algoritmos de reemplazo
• En la asignación directa no hay elección.• Ultimo recientemente usado (LRU)• Cola (FIFO)• Menos Frecuentemente Usado (LFU)• Aleatorio (Random)
Políticas de Escritura
• Problema en múltiples procesadores (caché por procesador) y múltiples dispositivos accediendo a la memoria principal.
• Solucioneso Write throught: Mantener siempre actualizada la memoria
principal cada vez que se realice una operación de escritura. Todos las caches se actualizan al realizarse una escritura en la memoria principal.
o Write back: Cada línea en la caché tiene un bit de Update, que indica que la línea a sido actualizada. Los sistemas de I/O no pueden acceder a la memoria principal sino a la caché.
Line Size
• Bloques grandes de memoria principal reducen el número de bloques que se pueden asignar en la caché y ocasiona que las lineas tengas que ser actualizadas muy frecuentemente.
• El tamaño de la caché optima varía de acuerdo al programa y hasta el momento se considera que está entre los 8 y 32 bytes. Aunque para sistemas de alta complejidad computacional se usan de 64 a 128 bytes.
Número de Caches
• La caché de nivel L2 y L3 puede ubicarse en el chip o fuera de él, pero con memorias SRAM.
• El uso de diferentes niveles de caché mejoran el rendimiento de los procesadores, sin embargo aumentan considerablemente la complejidad del procesador, aumentando la dificultad de los algoritmos de reemplazo y las políticas de escritura.
• El uso de la caché L1 para datos e instrucciones por separado favorece los procesadores superescalares o de ejecución en paralelo.
Número de Caches
Pentium 4 - Caché
• Caché L1 o 8Kbyteso Líneas de 64 byteso Asignación de 4 vías asociativa de grupo.
• Caché L2 o 512Kbyteso Líneas de 128 byteso Asignación de 8 vías asociativa de grupo.
• Caché L3 en el chipo Asignación de 8 vías asociativa de grupo.o 1 MB
Caché ARM
GRACIAS