1 Profesor Leopoldo Silva Bijit 19-01-2010 Capítulo 14 Máquinas secuenciales asincrónicas. Se estudiarán algunos circuitos asincrónicos simples que son la base para construir los diferentes tipos de flip-flops; mostrando las técnicas para lograr la sincronización mediante una señal de reloj. Luego se analizan los multivibradores aestable y monoestable. Se analizan en mayor profundidad las carreras y la forma de evitarlas; para finalmente ilustrar las técnicas de diseño asincrónico basadas en diagramas de flujo y de estado. 14.1 Bases electrónicas para almacenar bits. Puede almacenarse un nivel lógico como carga en un condensador. El transistor nmos permite cargar y descargar el condensador, el esquema tiene la ventaja de usar un solo transistor, pero debido a las fugas (por no ser el dieléctrico ideal) se requiere refrescar la carga cada cierto tiempo. Es la configuración que se emplea como base de las memorias dinámicas (DRAM). Figura 14.1 Almacenamiento en memorias dinámicas. Para mantener el almacenamiento de un bit en forma permanente (mientras se tenga fuentes aplicadas) se emplea la siguiente configuración: Figura 14.2 Almacenamiento estático. V ref C V in
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Profesor Leopoldo Silva Bijit 19-01-2010
Capítulo 14
Máquinas secuenciales asincrónicas.
Se estudiarán algunos circuitos asincrónicos simples que son la base para construir los
diferentes tipos de flip-flops; mostrando las técnicas para lograr la sincronización mediante una
señal de reloj. Luego se analizan los multivibradores aestable y monoestable.
Se analizan en mayor profundidad las carreras y la forma de evitarlas; para finalmente ilustrar
las técnicas de diseño asincrónico basadas en diagramas de flujo y de estado.
14.1 Bases electrónicas para almacenar bits.
Puede almacenarse un nivel lógico como carga en un condensador. El transistor nmos permite
cargar y descargar el condensador, el esquema tiene la ventaja de usar un solo transistor, pero
debido a las fugas (por no ser el dieléctrico ideal) se requiere refrescar la carga cada cierto
tiempo. Es la configuración que se emplea como base de las memorias dinámicas (DRAM).
Figura 14.1 Almacenamiento en memorias dinámicas.
Para mantener el almacenamiento de un bit en forma permanente (mientras se tenga fuentes
aplicadas) se emplea la siguiente configuración:
Figura 14.2 Almacenamiento estático.
Vref
C
Vin
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Que es un elemento de almacenamiento biestable. El empleo de compuertas restaura los niveles,
lo cual permite el almacenamiento estático. La siguiente configuración ilustra que se requieren
cuatro transistores para almacenar un bit (dos por cada inversor), por esta razón las memorias
estáticas SRAM son de mayor costo que las dinámicas.
VDD
Vout2 Vin1 Vout1
Vin2
Figura 14.3 Inversores CMOS realimentados.
La característica de transferencia de los dos inversores en cascada se muestra junto a la recta
que debe satisfacerse por la restricción que impone la conexión de la realimentación. El
amplificador, no inversor, tiene tres puntos de equilibrio posibles, el del centro es inestable; los
otros son estables (por esto se dice biestable) y se emplean para almacenar los estados lógicos.
Una pequeña diferencia entre la recta y la curva, en torno al punto inestable, llevan rápidamente
a una de las situaciones estables. Se producen “saltos” entre las curvas para mantener voltajes
iguales en la entrada y salida; éstos se ilustran con pequeñas flechas entre las curvas, en la
Figura 14.3a.
Vin
Vout
Vin = Vout
Figura 14.3a. Puntos de equilibrio.
Otra forma de analizar los inversores realimentados puede lograrse dibujando las características
de transferencia de cada transistor, en un solo par de ejes coordenados.
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Vin1
Vout1
Vout2
Vin2
Figura 14.3b. Características de transferencia individuales.
La probabilidad de que en una transición se llegue exactamente al estado inestable es muy baja.
14.1.1. Metaestabilidad.
Calcularemos la probabilidad de no llegar a un estado estable en un determinado tiempo.
Asumiendo un amplificador lineal, con saturación, las ecuaciones para el siguiente circuito son:
Vout = A Vin; Vout - Vin = Ri; i = C (dVin/dt), esto considerando que la corriente de salida del
amplificador sólo circula por el condensador, como se ilustra en la siguiente figura:
Con Vin(0) diferente de cero.
Figura 14.4 Análisis metaestabilidad.
Cuya solución es: Vin(t) = Vin(0) e t/
con = RC/(A-1). Además, en general Vout será mayor
que Vin, debido a la amplificación. Por esta razón si el voltaje de entrada aumenta, también lo
hará el de salida y se tendrá que después de un tiempo la tensión de salida satura al
amplificador.
A pesar que el circuito tiene realimentación positiva podría suceder que una determinada
conmutación no se produzca en un tiempo predeterminado. Para estudiar esto suponemos un
modelo simplificado lineal, antes que se sature el amplificador. En ese caso, tendremos:
Vin(T) = Vin(0) e T/
Vout(T) = A Vin(0) e T/
= V es decir, la salida se satura en T = ln( V/( AVin(0) ).
Con Vin(0) < V e -T/
/A, la salida Vout se saturará en un tiempo mayor que T. Entonces la
probabilidad de no llegar a un estado estable en un tiempo T, es el cuociente entre las
C R
A
Vout Vin Vin
T
Vout
t
lineal
V
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situaciones que cumplen la condición dividido por todos los casos independientes que puedan
presentarse. Es decir:
p(no estable en T) = (V e -T/
/A ) / V = e -T/
/A
Se asume que Vin(0) tiene una distribución de probabilidad uniforme entre 0 y V. Puede
imaginarse un gran número de experimentos, algunos de ellos comenzarán con un valor menor
del voltaje inicial que el calculado antes y tomará un tiempo mayor que T para que la salida se
sature en un valor estable, esto se considera un ensayo fallido; los experimentos que comienzan
con un valor mayor se consideran exitosos.
Por otra parte, en un determinado intervalo las conmutaciones se producen en una fracción del
tiempo; esto contempla que no todo el tiempo se están efectuando transiciones. Sea f la fracción
del período del reloj durante la cual el voltaje de entrada esté sufriendo una transición. f se
expresa como el cuociente de lo que dura una transición, dividido por el intervalo entre
transiciones, y es la probabilidad que el voltaje de entrada esté efectuando una transición.
Entonces la probabilidad que en una transición, no se llegue a estado estable en un tiempo T,
queda dada por: p(transición no estable en T) = f e -T/
/A
Con los siguientes valores: A = 10 (una ganancia razonable), con una constante de tiempo de 1
nseg, con f = 0,1; y una frecuencia de cambios de 100MHz puede calcularse el valor de T para
cumplir con cierta probabilidad.
Si asumimos un caso en un año, en que no se alcance el estado estable en T, podremos calcular
el tiempo T. Se asume 100*106 cambios por segundo (sólo cantos de subida o de bajada), en
un año se tendrán: 365*24*60*60 segundos, y por lo tanto:
p = 1/ (3,15 *1015
) resulta T = 31 ns.
Con una frecuencia de 100 MHz, y esperando 100 ns, se puede calcular que habrá un caso en
que no se llegue a estabilidad en 1030
años. Puede concluirse que con "buena" probabilidad no
se entra al estado inestable.
14.1.2. Latchs.
Entonces tenemos que dos inversores forman una celda de memoria estática, lo que resta es un
método para almacenar valores lógicos en la celda:
El siguiente esquema ilustra la forma de hacer llegar valores y guardarlos en una celda estática.
Figura 14.5 Lectura y escritura.
Existen dos circuitos que cumplen los requerimientos anteriores, y se denominan latch (cerrojo,
picaporte, pasador); uno en base a NAND , el otro en base a NOR. La denominación de las
entradas se explicará más adelante.
dato
grabar
cargar
valor almacenado
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Figura 14.6 Latch mediante NANDs y NORs.
Los siguientes diagramas muestran valores estables almacenados en las celdas estáticas de 1 bit,
o latchs.
Figura 14.7 Valores estáticos almacenados.
14.2. Latch asincrónico S-R. (Latch de NAND)
14.2.1. Esquemático.
Se tiene el siguiente circuito:
Figura 14.8 Variables en latch de NANDs.
Se emplea el nombre latch para referirse a una memoria de un bit, y cuando no existe una señal
de reloj. En éstos, las salidas cambian cuando las entradas cambian. En flip-flops las salidas
cambian respecto al reloj.
Las compuertas se asumen ideales. Y se modela el retardo de propagación, mediante una
componente externa.
qn
q
R'
S'
S
R
Q
Qn
Q
Q'
S'
R'
Q
Q'
R
S
1
0
1
1
0
1
1
1
1
0
0
0
0
1
0
0
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14.2.2. Variables.
Apenas ocurran cambios en las entradas de las compuertas (R', S', q y qn) se producirán
simultáneamente los cambios en las salidas Q o Qn, ya que se asume que estas compuertas no
tienen retardo.
El próximo valor que toma q, después de S, será el valor de Q. Dicho de otra forma: el valor
presente de Q será el próximo valor que tome q. Análogamente para Qn.
Analíticamente:
Q(t) = q(t + S)
Qn(t) = qn(t + R)
Se tienen: q(t) = Q(t - S)
qn(t) = Qn(t - R)
Gráficamente:
Q(t)
to t
q(t)
to t
S
Figura 14.9 Valores presente y próximo, en el tiempo.
Denominaremos:
estado presente al conjunto: {q, qn}
estado próximo al conjunto: {Q, Qn}
Salida al estado presente (máquina de Moore).
Debido a que, como se verá, los eventos que inician los cambios están asociados a los cantos de
bajada de las señales de entrada, se las denomina S´ y R´, siguiendo el convenio general para
identificar a señales de lógica negativa.
En el esquema general de máquina secuencial:
Y y
x
z
FPE FS
Figura 14.10 Retardos como memorias de corto plazo.
Se destaca que los retardos pueden considerarse como una memoria de corto plazo.
Memorizan el valor anterior de una entrada al bloque de retardo, durante segundos.
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Para estudiar el circuito secuencial se emplea un diagrama de estados o una matriz de
transiciones.
14.2.3. Ecuaciones.
En el caso del latch de nand, se tienen las siguientes ecuaciones asociadas a la red
combinacional ideal:
Q = (S' qn)' = S''+qn' = S + qn'
Qn = (R' q)' = R'' +q' = R + q’
14.2.4. Matriz de transiciones.
Representándolas en un mapa, se logra la matriz de transiciones siguiente:
Figura 14.11 Matriz de transiciones del latch de NAND.
En la matriz de excitaciones o tabla de transiciones está toda la información para analizar el
latch. Se denomina de excitaciones, notando que las columnas describen las señales de entrada o
estímulos. Matriz de transiciones hace referencia al hecho de que el contenido de cada columna
muestra las transiciones al estado próximo.
Si las entradas no cambian, se está en una de las columnas. Un cambio de una de las entradas
implica un cambio de columna. En una determinada columna, si el próximo estado es igual al
estado presente, se dice que ese estado es estable. En caso contrario, se produce una transición
o cambio de estado.
Suelen encerrarse, con círculos, los estados estables.
q qn
S'R' 00 01
00
01
11 11
11 11 1
0 4
5
11 10
11 11
01 01 13
12 8
9
11
10
11 10
11 10 2
3 7
6
00 01
10 11 14
15 11
10
Q, Qn
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En el diagrama se aprecian tres estados estables. Si el objetivo es usar el circuito para emplearlo
como memoria de un bit (flip-flop), no deberá usarse el estado estable 11; para lo cual basta
restringir que ambas entradas puedan ser cero simultáneamente.
14.2.5. Modo fundamental de operación.
Para simplificar el análisis se define un modo fundamental de operación. En el cual, las
entradas pueden cambiarse sólo cuando se está en estado estable; y sólo un cambio de una
entrada por vez. Otra forma de plantearlo es que los cambios ocurran con una separación
mínima en el tiempo; pero no concurrentes.
Si el próximo estado es inestable ocurre una transición, o cambio de estado.
Si dos o más variables de estado deben cambiar, se dice que se produce una “carrera”.
Se denomina “ciclo” a la ocurrencia de una secuencia de dos o más estados inestables.
Si la carrera origina diferentes transiciones (dependiendo de qué entrada cambia primero), pero
finalmente se llega a un mismo estado estable, la carrera se denomina no crítica. Si se llega a
estados estables diferentes es una carrera crítica.
Si nunca se llega a estados estables, se denomina oscilación.
14.2.6. Diagrama de estados.
La información de la matriz de transiciones puede verse también con un diagrama de estados:
Figura 14.12. Diagrama de estados del latch de NAND.
00
11/01 10 01
11,10
11
00
00,10 00,01
11
10
01
11,10,01,00
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14.2.7. Secuencias de interés
Con la condición S'+R'=1, el sistema sólo puede estar en uno de los dos estados estables, que
llamaremos set y reset. En este caso, y una vez terminadas las transiciones, se cumple que qn es
q'.
set = {q = 1, qn = 0}
reset = {q = 0, qn = 1}
Nos interesa estudiar secuencias de las entradas, que llevan de un estado estable al otro. Y que
no se ocupe el estado estable 11, ya que en este caso qn no es la negación lógica de q.
a) Transición set a reset
Entradas en S'=1, R'=1; estado inicial: q=1, qn=0.
Se analiza cuando ocurre un canto de bajada en R':
Figura 14.13 De set a reset.
Las salidas Q, Qn pasan por la secuencia: 10, 11, 01
El estado q, qn pasa por la misma secuencia, pero con retardo: 10, 11, 01
Después de R más S se produce el cambio a reset.
Durante un corto tiempo, S, se pasa por estado 11. Que no es set ni reset.
Las entradas no pueden cambiar, cuando se están produciendo cambios en el estado interno; es
decir cuando están cambiando las señales q y qn.
q qn
S'R' 00 01
00
01
11 11
11 11 1
0 4
5
11 10
11 11
01 01 13
12 8
9
11
10
11 10
11 10 2
3 7
6
00 01
10 11 14
15 11
10
Q, Qn R
S
S'
R S
R'
Q
t
t
t
Qn
qn
q t
t
t
| reset
. set |
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Estando en reset, un canto de subida en R', no produce cambios. Tampoco se producen cambios
de estado con pulsos en R'. Sólo responde al primer canto de bajada en R', estando en set.
b) Transición de reset a set
Estado inicial: q=0, qn=1. Entradas en S' = 1, R' = 1. Se analiza cuando ocurre un canto de
bajada en S'.
Figura 14.14 De set a reset.
Cuando ocurre canto de bajada de S', estando en reset, después de un tiempo ( S + R) se
llega al estado set.
Estando en set, un canto de subida en S', no produce cambios. Tampoco pulsos en S',
cambian el estado.
Análisis del estado 11 en latch S-R
Con entradas S'=0 y R'=0, después de un tiempo el sistema permanece en estado estable q=1,
qn=1. Pero no es set, ni reset.
a) Si ocurre un canto de subida en S'.
Se tiene S' = 1, R' = 0 y se pasa en forma confiable a reset. Ya que cambia una variable de
estado por vez.
b) Si ocurre un canto de subida en R'.
Se tiene S' = 0, R' = 1 y se pasa en forma confiable a estado set.
14.2. LATCH ASINCRÓNICO S-R. (LATCH DE NAND) .............................................................................. 5 14.2.1. Esquemático. ........................................................................................................................... 5 14.2.2. Variables. ................................................................................................................................ 6 14.2.3. Ecuaciones. ............................................................................................................................. 7 14.2.4. Matriz de transiciones. ............................................................................................................ 7 14.2.5. Modo fundamental de operación. ............................................................................................ 8 14.2.6. Diagrama de estados. .............................................................................................................. 8 14.2.7. Secuencias de interés ............................................................................................................... 9
a) Transición set a reset ................................................................................................................................... 9 b) Transición de reset a set............................................................................................................................. 10 Análisis del estado 11 en latch S-R ................................................................................................................ 10
14.2 ELIMINA REBOTES (DEBOUNCE) ...................................................................................................... 16 14.3 SINCRONIZACIÓN DE UN S-R .......................................................................................................... 17 14.4. LATCH ASINCRÓNICO S-R. (LATCH DE NOR) ............................................................................... 18
14.4.1. Esquemático. ......................................................................................................................... 18 14.4.2. Variables. .............................................................................................................................. 19 14.4.3. Ecuaciones. ........................................................................................................................... 19 14.4.4. Matriz de transiciones. .......................................................................................................... 19 14.4.5. Diagrama de estados. ............................................................................................................ 19 14.4.6. Secuencias de interés. ............................................................................................................ 20 14.4.7. Funcionamiento simplificado. ............................................................................................... 21 14.4.8. Resumen Latch de NOR. ........................................................................................................ 22 14.4.9. Análisis simplificado, con un retardo. ................................................................................... 22 14.9.10. Latch positivo D .................................................................................................................. 23
14.5. DISEÑO DE LATCH JK EN BASE A LATCH DE NOR ......................................................................... 24 14.6. DISEÑO DE UN FLIP-FLOP JK SINCRÓNICO. ..................................................................................... 25 14.7. FLIP-FLOPS DISPARADOS POR CANTOS ........................................................................................... 27 14.8. MASTER SLAVE. MAESTRO-ESCLAVO. ........................................................................................... 28
Master Slave de tipo D. ..................................................................................................................... 31 14.9. FLIP-FLOP SINCRÓNICO D. ............................................................................................................ 31 14.10. LATCH TRANSPARENTE. ............................................................................................................... 35 14.11. ANÁLISIS DE MULTIVIBRADOR AESTABLE. .................................................................................. 40 14.12. MULTIVIBRADOR MONOESTABLE................................................................................................. 42
14.13.1. Carrera no crítica. .............................................................................................................. 45
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14.13.2. Carrera crítica. .................................................................................................................... 48 14.14. DISEÑO DE SISTEMA ASINCRÓNICO BASADO EN DIAGRAMA DE FLUJO. ......................................... 51 14.15. DISEÑO DE SISTEMA ASINCRÓNICO BASADO EN DIAGRAMA DE ESTADOS. ..................................... 53 PROBLEMAS RESUELTOS. ........................................................................................................................ 59
Problema 14.1. ................................................................................................................................... 59 Problema 14.2. ................................................................................................................................... 61 Problema 14.3. ................................................................................................................................... 63 Problema 14.4. ................................................................................................................................... 65
Figura 14.1 Almacenamiento en memorias dinámicas. ................................................................. 1 Figura 14.2 Almacenamiento estático. .......................................................................................... 1 Figura 14.3 Inversores CMOS realimentados. .............................................................................. 2 Figura 14.3a. Puntos de equilibrio. ............................................................................................... 2 Figura 14.3b. Características de transferencia individuales. ......................................................... 3 Figura 14.4 Análisis metaestabilidad. ........................................................................................... 3 Figura 14.5 Lectura y escritura. ..................................................................................................... 4 Figura 14.6 Latch mediante NANDs y NORs. ............................................................................. 5 Figura 14.7 Valores estáticos almacenados. .................................................................................. 5 Figura 14.8 Variables en latch de NANDs. ................................................................................... 5 Figura 14.9 Valores presente y próximo, en el tiempo. ................................................................. 6 Figura 14.10 Retardos como memorias de corto plazo. ................................................................ 6 Figura 14.11 Matriz de transiciones del latch de NAND. ............................................................. 7 Figura 14.12. Diagrama de estados del latch de NAND. .............................................................. 8 Figura 14.13 De set a reset. ........................................................................................................... 9 Figura 14.14 De set a reset. ......................................................................................................... 10 Figura 14.15 S’ adelanta a R’. ..................................................................................................... 11 Figura 14.16 R’ adelanta a S’. ..................................................................................................... 11 Figura 14.17. S’ y R’ llegan juntas. ............................................................................................. 11 Figura 14.18. Matriz de transiciones en modo confiable. ........................................................... 12 Figura 14.19. Tabla característica S-R. ....................................................................................... 12 Figura 14.20. Tabla de excitaciones parta S-R. ........................................................................... 13 Figura 14.21 Resumen funcionamiento latch de NANDs.. ......................................................... 13 Figura 14.22 Análisis con un retardo. ......................................................................................... 14 Figura 14.23. Matriz de transiciones con un solo retardo. .......................................................... 14 Figura 14.24. Diagrama de estados simplificado. ....................................................................... 14 Figura 14.25. Diagrama para simular un latch. ........................................................................... 15 Figura 14.26. Formas de ondas generadas en la simulación. ..................................................... 15 Figura 14.27. Oscilación en latch de NAND. .............................................................................. 16 Figura 14.28. Elimina rebotes. .................................................................................................... 16 Figura 14.29. Sincronización. Empleo de señal de reloj. ............................................................ 17 Figura 14.30 Funcionamiento normal. ........................................................................................ 18 Figura 14.31. Latch de NOR. ...................................................................................................... 18 Figura 14.32. Matriz de transiciones latch de nor. ...................................................................... 19 Figura 14.33. Diagrama de estados latch de nor. ........................................................................ 20 Figura 14.34. Secuencias de interés en latch de nor. ................................................................... 20 Figura 14.35. Funcionamiento simplificado, latch de NORs. .................................................... 21 Figura 14.36. Tabla característica, latch de NOR. ...................................................................... 22 Figura 14.37. Tabla de excitaciones, latch de NORs. ................................................................. 22 Figura 14.38. Esquema con solo una variable de estado. ............................................................ 23 Figura 14.39. Elimina rebotes con latch de nor. .......................................................................... 23 Figura 14.39a. Latch positivo D. ................................................................................................. 23 Figura 14.40 Matriz de transiciones JK. ...................................................................................... 24
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Figura 14.41. Tabla de transiciones SR. ...................................................................................... 24 Figura 14.42. Programa del SR. .................................................................................................. 24 Figura 14.43. Latch JK basado en SR. ........................................................................................ 25 Figura 14.44. Formas de ondas en latch JK. ............................................................................... 25 Figura 14.45. Sincronización de flip-flop JK .............................................................................. 26 Figura 14.46. Formas de ondas conmutación JK. ........................................................................ 26 Figura 14.47. Reloj angosto. ........................................................................................................ 27 Figura 14.48. Formas de ondas. ................................................................................................... 27 Figura 14.48a. Generación de pulso angosto. .............................................................................. 28 Figura 14.48b. JK, disparado por cantos de bajada del reloj. ...................................................... 28 Figura 14.49. Flip-flop JK master-slave. ..................................................................................... 29 Figura 14.50. Formas de ondas en flip-flop master-slave. .......................................................... 29 Figura 14.51. Captura de unos. .................................................................................................... 30 Figura 14.52. Master-slave de tipo D. ......................................................................................... 31 Figura 19.53. Flip-flop sincrónico D. .......................................................................................... 32 Figura 19.54. Formas de ondas. Conmutación flip flop sincrónico D. ........................................ 32 Figura 19.55. Análisis esquema simplificado. ............................................................................. 33 Figura 19.56. Matriz de transiciones flip-flop sincrónico D. ...................................................... 34 Figura 14.57. Latch transparente. ................................................................................................ 35 Figura 14.58. Latch transparente mediante compuertas. ............................................................. 35 Figura 14.58a. Tabla de transiciones latch transparente. ............................................................. 37 Figura 14.59. Restricciones temporales. ...................................................................................... 37 Figura 14.59a. Latch sin perturbaciones. ..................................................................................... 38 Figura 14.59b. Transiciones latch transparente. Carreras no críticas. ......................................... 38 Figura 14.60. Esquema latch 74LS373. ....................................................................................... 39 Figura 14.61. Formas de ondas latch figura 19.60. ..................................................................... 39 Figura 14.61a. Latch transparente negativo. ................................................................................ 40 Figura 14.61b. Master Slave basado en latchs ............................................................................. 40 Figura 14.62. Oscilador elemental, mediante compuertas. .......................................................... 41 Figura 14.63. Matriz de transiciones, oscilador asincrónico figura 14.62. .................................. 41 Figura 14.64. Formas de ondas multivibrador aestable. .............................................................. 42 Figura 14.65. Multivibrador monoestable. .................................................................................. 42 Figura 14.66. Formas de ondas para figura 14.65. ...................................................................... 43 Figura 14.67. Tabla de transiciones de Figura 14.65. .................................................................. 44 Figura 14.68. Otro esquema para multivibrador monoestable. ................................................... 44 Figura 14.69. Carrera no crítica. .................................................................................................. 45 Figura 14.70. Tabla de transiciones. Carrera no crítica. .............................................................. 46 Figura 14.71. Transiciones. Carrera no crítica, gana d. ............................................................... 47 Figura 14.72. Transiciones. Carrera no crítica, gana b. ............................................................... 47 Figura 14.73. Carrera crítica. ....................................................................................................... 48 Figura 14.74. Carrera crítica. Llegando a 11. .............................................................................. 49 Figura 14.75. Carrera crítica. Llegando a 10. .............................................................................. 49 Figura 14.76. Transiciones simbólicas. ....................................................................................... 49 Figura 14.77. Transiciones entre estados. .................................................................................... 50 Figura 14.78. Estados intermedios. ............................................................................................. 50 Figura 14.79. Transiciones simbólicas. ....................................................................................... 50 Figura 14.80. Transiciones libres de carreras. ............................................................................. 51
Figura 14.81. Generación de fases de reloj. ................................................................................ 51 Figura 14.82. Formas de ondas de fases de reloj. ........................................................................ 51 Figura 14.83. Estados estables y transiciones. ............................................................................ 51 Figura 14.84. Tabla de flujo de transiciones. .............................................................................. 52 Figura 14.85. Diagrama de transiciones. ..................................................................................... 52 Figura 14.86. Codificación libre de carreras. .............................................................................. 52 Figura 14.87. Tabla de transiciones. ............................................................................................ 53 Figura 14.88. Diagrama de estados contador módulo 3. ............................................................. 53 Figura 14.89. Asignación de estados sin carreras. ....................................................................... 54 Figura 14.90. Tabla de transiciones contador módulo 3. ............................................................ 54 Figura 14.91. Minimización empleando condiciones superfluas. ............................................... 55 Figura 14.92. Minimización de salidas. ...................................................................................... 55 Figura 14.93. Diagrama de estados contador módulo 3. ............................................................. 56 Figura 14.94. Tabla de transiciones contador módulo 3. ............................................................ 57 Figura 14.95. Mapa de próximos estados de contador módulo 3. ............................................... 57 Figura 14.96. Mapa de funciones de salida de contador módulo 3. ............................................ 58 Figura 14.97. Relaciones causa-efecto contador módulo 3. ........................................................ 58 Figura P14.1. ............................................................................................................................... 59 Figura P14.2. ............................................................................................................................... 59 Figura P14.3. ............................................................................................................................... 60 Figura P14.4. ............................................................................................................................... 60 Figura P14.5. ............................................................................................................................... 61 Figura P14.6. ............................................................................................................................... 62 Figura P14.7. ............................................................................................................................... 63 Figura P14.8. ............................................................................................................................... 63 Figura P14.9. ............................................................................................................................... 63 Figura P14.10. ............................................................................................................................. 64 Figura P14.11. Formas de ondas de decodificadores y controles del latch. ................................ 65 Figura 14.12. Latch de nand. ....................................................................................................... 66 Figura E14.1. ............................................................................................................................... 66 Figura E14.2. ............................................................................................................................... 66 Figura E14.3. ............................................................................................................................... 67 Figura E14.4. ............................................................................................................................... 67