LogiCORE IP Aurora 8B/10B v10.2 製品ガ イ ド Vivado Design Suite PG046 2014 年 4 月 2 日
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LogiCORE IP Aurora 8B/10B v10.2
製品ガイ ド
Vivado Design Suite
PG046 2014 年 4 月 2 日
目次
IP の概要
第 1 章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
アプ リ ケーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
ラ イセン スおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
第 2 章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
パフ ォーマン ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
リ ソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
ポー ト の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
第 3 章 : コ アを使用するデザイ ン一般的なデザイ ン ガイ ド ラ イ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
共有ロ ジ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
シ リ アル ト ラ ンシーバーの基準ク ロ ッ ク イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
ユーザー データ イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
フ ロー制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
ステータ ス、 制御、 および ト ラ ンシーバー イ ン ターフ ェ イ ス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
リ セ ッ ト およびパワー ダウ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
第 4 章 : コ アの機能ス ク ラ ンブラー /デス ク ラ ンブラーの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
CRC の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Vivado ラ ボ ツールの使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
ホ ッ ト プラ グ ロ ジ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
[Little Endian Support] の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
第 5 章 : デザイ ン フ ローの手順コ アのカス タマイ ズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
コ アへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
シ ミ ュ レーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
合成およびイ ンプ リ メ ンテーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
第 6 章 : サンプル デザイ ンの詳細デ ィ レ ク ト リ と フ ァ イルの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
サンプル デザイ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Aurora 8B/10B v10.2 japan.xilinx.com 2PG046 2014 年 4 月 2 日
第 7 章 : テス ト ベンチ
付録 A : 検証、 互換性、 相互運用性
付録 B : 移行およびア ッ プグレー ドVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Vivado Design Suite でのア ッ プグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
LocalLink ベースの Aurora コ アから AXI4-Stream Aurora への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
付録 C : デバッ グザイ リ ン ク ス ウ ェブサイ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
テ ク ニカル サポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
デバッ グ ツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
シ ミ ュ レーシ ョ ン デバッ グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
ハード ウ ェア デバッ グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
イ ン ターフ ェ イ スのデバッ グ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
付録 D : Transceiver Wizard でラ ッパー フ ァ イルを生成
付録 E : タ イ ミ ング エラーの対処
付録 F : その他のリ ソースおよび法的通知ザイ リ ン ク ス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Aurora 8B/10B v10.2 japan.xilinx.com 3PG046 2014 年 4 月 2 日
Aurora 8B/10B v10.2 japan.xilinx.com 4PG046 2014 年 4 月 2 日 Production 製品仕様
はじめに
ザ イ リ ン ク ス の LogiCORE™ IP Aurora 8B/10B コ ア は、 AMBA ® プ ロ ト コ ルの AXI4-Stream ユーザー イ ン ターフ ェ イ ス をサポー ト し ます。このコ アは、UltraScale™、Zynq®-7000All Programmable SoC、Virtex®-7、Kintex®-7、および Artix®-7 フ ァ ミ リ の高速シ リ アル ト ラ ンシーバーを使用し て Aurora 8B/10B プロ ト コルを実装し ます。
機能
• 480Mb/s ～ 84.48Gb/s のスループ ッ ト の汎用データ チャ ネル
• 56 個の Virtex-7 および Kintex-7 FPGA GTX/GTH ト ラ ン シーバーの う ち 大 16 個、16 個の Artix-7 FPGA GTP ト ラ ンシーバーの う ち 大 8 個までをサポー ト
• Aurora 8B/10B プロ ト コル仕様 v2.2 準拠
• 低 リ ソース コ ス ト (10 ページの「 リ ソース使用量」 参照)
• 使いやすいフ レー ミ ングおよびフ ロー制御
• チャ ネルの自動初期化および管理
• フル デュプレ ッ ク ス またはシンプレ ッ ク ス
• AXI4-Stream (フ レー ミ ング) またはス ト リ ー ミ ング ユーザー イ ン ターフ ェ イ ス
• 16 ビ ッ ト の付加ス ク ラ ンブ ラー /デス ク ラ ンブ ラー
• ユーザー データ用の 16 ビ ッ ト /32 ビ ッ ト CRC (巡回冗 長検査)
• ホ ッ ト プラ グ ロ ジ ッ ク
IP の概要
この LogiCORE IP について
コ アの概要
サポー ト され
るデバイ ス フ ァ ミ リ (1)
UltraScale アーキテ クチャ、 Zynq-7000、 7 シ リ ーズ
サポー ト される
ユーザー イ ン
ターフ ェ イ ス
AXI4-Stream
リ ソース (2) LUT FF DSP スラ イス
ブロ ッ ク RAM 最大周波数(3)
Config1(3) 342 463 0 0 330MHz
コ アに含まれる もの
デザイ ン フ ァ イル
RTL
サンプル デザイ ン
Verilog および VHDL(4)
テス ト ベンチ Verilog および VHDL(4)
制約フ ァ イル ザイ リ ン ク ス デザイ ン制約フ ァ イル (.xdc)
シ ミ ュ レー
シ ョ ン モデルな し
サポー ト される ソ フ ト ウ ェア ド ラ イバー
な し
テス ト 済みデザイ ン フ ロー (5)
デザイ ン入力Vivado® Design Suite
Vivado IP イ ンテグレーター
シ ミ ュ レー
シ ョ ン
サポー ト されるシ ミ ュ レータについては、
『Vivado Design Suite ユーザー ガイ ド : リ リ ース
ノー ト 、 イ ンス ト ールおよびラ イセンス』 を参照
合成 Vivado 合成
サポー ト
japan.xilinx.com/support で提供
1. サポー ト されているデバイ スの一覧は、Vivado IP カ タ ロ グを参照 し て く だ さい。
2. デバイ ス パフ ォーマン スのデータは、 表 2-1 ～表 2-4 を参照し て
く ださい。
3. パフ ォーマン ス データ全体は、 9 ページの 「パフ ォーマン ス」 を
参照し て く ださ い。
4. VHDL のサポー ト については、 第 1 章の 「機能概要」 を参照し て
く ださい。
5. サポー ト されている ツールのバージ ョ ンは、
『Vivado Design Suite ユーザー ガ イ ド : リ リ ース ノ ー ト 、 イ ン ス
ト ールおよびラ イセン ス』 を参照し て く ださい。
第 1 章
概要こ のガ イ ド では、 UltraScale™、 Virtex®-7、 Kintex®-7 FPGA GTX/GTH ト ラ ンシーバー、 Artix®-7 FPGA GTP ト ラ ン シーバー、 および Zynq®-7000 デバイ スの GTX ト ラ ンシーバーを使用し て LogiCORE™ IP Aurora 8B/10B コ アを生成 する方法を説明し ます。 このコ アは、 UltraScale、 Zynq-7000、 および 7 シ リ ーズ フ ァ ミ リ の高速シ リ アル ト ラ ンシー バー を 使用 し て Aurora 8B/10B プ ロ ト コ ル を 実装 し ま す。 Aurora 8B/10B v10.2 コ ア は、 AMBA® プ ロ ト コ ルの AXI4-Stream ユーザー イ ン ターフ ェ イ ス をサポー ト し ます。
Aurora 8B/10B コ アのソース コード は Vivado® Design Suite で生成され、データパス幅を指定でき ます。 コ アはシンプ レ ッ ク ス またはフル デュプレ ッ ク スで、シンプルな 2 つのユーザー イ ン ターフ ェ イ スのいずれかを選択し、オプシ ョ ンのフ ロー制御を使用でき ます。
Aurora 8B/10B コ アは、 ス ケーラ ブルで軽量の高速シ リ アル通信用 リ ン ク レ イ ヤー プロ ト コルです。 プ ロ ト コルは オープンで、 ザイ リ ン ク ス FPGA テ ク ノ ロ ジを使用し て実装でき ます。 一般的に、 シンプルで低コ ス ト かつ高速デー タ チャ ネルを必要 と する アプ リ ケーシ ョ ンで使用され、 1 つまたは複数の ト ラ ンシーバーを使用するデバイ ス間の データ伝送に使用されます。 通信方式は、 フル デュプレ ッ ク ス (双方向データ通信) ま たはシンプレ ッ ク ス (単方向 データ通信) のいずれかに指定でき ます (図 1-1)。
X-Ref Target - Figure 1-1
図 1-1 : Aurora 8B/10B チャネルの概要
Aurora 8B/10B v10.2 japan.xilinx.com 5PG046 2014 年 4 月 2 日
第 1 章 : 概要
Aurora 8B/10B コ アは、 Aurora チャ ネル パー ト ナーに接続される と、 チャ ネルを自動的に初期化し ます。 初期化後、 アプ リ ケーシ ョ ンはこのチャネルを介し てフ レーム またはス ト リ ーム と し てデータ を自由に送受信でき ます。 Auroraのフ レーム サイ ズは任意と な り 、 いつでも割 り 込みでき ます。 ロ ッ ク の維持および過度な電磁干渉の防止のため、 有 効なデータ バイ ト 間のギ ャ ッ プは自動的にア イ ド ル信号で埋め られます。 Aurora コ アではフ ロー制御がオプシ ョ ン と な り ます。 入力データ レー ト を低減し た り 、 チャネルで短い優先 メ ッ セージを送信する場合に使用でき ます。
ス ト リ ームは Aurora 8B/10B では 1 つの無限フ レーム と し て イ ンプ リ メ ン ト されます。 データが送信されていない と きは常に、 リ ン ク を有効にし てお く ためア イ ド ルが送信されます。 Aurora 8B/10B コ アは、 8B/10B コーデ ィ ング規約 を使用し てシングル ビ ッ ト エラーや大規模なマルチビ ッ ト エラーを検出し ます。 ビ ッ ト エラー、 接続のない状態、 または装置エラーが多発する と、 コ アが リ セ ッ ト し て新しいチャネルの再初期化が行われます。
推奨 : Aurora コ アは完全検証された ソ リ ューシ ョ ンですが、 完全デザイ ンを イ ンプ リ メ ン ト する際の要件は、 アプ リ ケーシ ョ ンのコ ンフ ィ ギ ュ レーシ ョ ンや機能によ って異な り ます。 ベス ト な結果を得るには、 Vivado Design Suite の ザイ リ ン ク ス イ ンプ リ メ ンテーシ ョ ン ツールおよび制約フ ァ イル (XDC) を使用し て、 ハイパフ ォーマン スのパイプ ラ イ ン化された FPGA デザイ ンの構築に関する知識が望まれます。 詳細は、 「ステータ ス、 制御、 および ト ラ ンシー バー イ ン ターフ ェ イ ス」 を参照し て く ださい。
次の資料の PCB デザイ ン要件に関する情報を参照し て く ださい。
• 『UltraScale アーキテ クチャ GTH ト ラ ンシーバー ユーザー ガイ ド』 (UG576) [参照 1]
• 『7 シ リ ーズ FPGA GTP ト ラ ンシーバー ユーザー ガ イ ド』 (UG482) [参照 2]
• 『7 シ リ ーズ FPGA GTX/GTH ト ラ ンシーバー ユーザー ガイ ド』 (UG476) [参照 3]
特定要件の詳細な検証および評価を行 う 場合は、 お近 く のザイ リ ン ク ス販売代理店へお問い合わせ く ださい。
機能概要Aurora 8B/10B コ アは、 ス ケーラブルで軽量な高速シ リ アル通信用 リ ン ク レ イヤー プロ ト コルです。 コ アは、 シ リ ア ル リ ン ク を構築する ためのユーザー イ ン ターフ ェ イ ス を提供し、 ザイ リ ン ク スの GTX、 GTP、 および GTH ト ラ ン シーバーを使用し てデバイ ス間のデータ伝送を担います。 大 16 個の ト ラ ンシーバーを 大ラ イ ン レー ト 6.6Gb/s で 実行でき ます。 また、 480Mb/s ～ 84.48Gb/s を超え る スケーラブルなスループ ッ ト が可能です。 データ チャネルはフ ル デュプレ ッ ク ス またはシンプレ ッ ク ス と し て使用でき ます。
Aurora 8B/10B コ アは、 『Aurora 8B/10B プロ ト コル仕様 v2.2』 (SP002) [参照 4] に準拠し ています。 Virtex-7、 Kintex-7、 Zynq-7000、 および Artix-7 デバイ ス ベース デザイ ンの場合は Verilog または VHDL ソース コード で、 UltraScale アー キテ クチャの場合は Verilog ソース コード で提供されます。
Aurora 8B/10B v10.2 japan.xilinx.com 6PG046 2014 年 4 月 2 日
第 1 章 : 概要
アプ リ ケーシ ョ ンAurora 8B/10B コ アは、 低 リ ソース コ ス ト 、 スケーラブルなスループ ッ ト 、 および柔軟なデータ イ ン ターフ ェ イ ス と い う 特徴から、 さ まざまなアプ リ ケーシ ョ ンで使用でき ます。 コ アのアプ リ ケーシ ョ ン例は次の とお り です。
• チッ プ間の リ ン ク : チ ッ プ間のパラ レル接続を高速シ リ アル接続に置き換え る こ と で、 PCB に必要な ト レースお よびレ イヤーの数を著し く 抑え る こ と ができ ます。 Aurora 64B/66B コ アは、 GTP、 GTX、 および GTH ト ラ ンシー バーの使用に必要なロ ジ ッ ク を 低限の FPGA リ ソース コ ス ト で提供し ます。
• ボード間の リ ン クおよびバッ ク プレーンの リ ン ク : このコ アでは、 標準 64B/66B エン コード が使用され、 ケーブ ルおよびバ ッ ク プレーンの さ ま ざ まな既存ハー ド ウ ェ ア規格 と の互換性を提供し ます。 Aurora 8B/10B コ アはラ イ ン レー ト およびチャネル幅の両方で調整可能で、 廉価で古いハード ウ ェ アでも新しい高パフ ォーマン ス シス テムで使用する こ と ができ ます。
• シンプレ ッ ク ス接続 (単方向) : 一部のアプ リ ケーシ ョ ンでは、 高速バッ ク チャネルが不要です。 Aurora プロ ト コ ルは、 単方向のチャネル初期化を実行するオプシ ョ ンを提供し、 バッ ク チャネルがない場合でも GTP、 GTX、 お よび GTH ト ラ ンシーバーの使用を可能にし ます。 またフル デュプレ ッ ク スの リ ソース を使用し ないため、 コ ス ト を抑え る こ と ができ ます。
• ASIC アプ リ ケーシ ョ ン : Aurora プロ ト コルは FPGA に限定されるわけではな く 、 プロ グ ラ マブル ロ ジ ッ ク と高 性能 ACIS と の間にスケーラブルで高性能な リ ン ク を作成する ためにも使用でき ます。 Aurora プロ ト コルはシン プルであ るため、 ASIC でも FPGA でも リ ソース コ ス ト を抑えやす く 、 またコ ンプラ イ アン ス テス ト が適用され た Aurora バス フ ァ ン ク シ ョ ン モデル (ABFM 8B/10B) のよ う なデザイ ン リ ソースによ って、 Aurora コ アの接続 が確立しやす く なっています。
注記 : ASIC アプ リ ケーシ ョ ン用 Aurora 8B/10B コ アの ラ イ セン スについては、 ザイ リ ン ク ス販売担当者または [email protected] までお問い合わせ く ださい。
ラ イセンスおよび注文情報このザイ リ ン ク ス LogiCORE™ IP モジ ュールは、 ザイ リ ン ク ス エン ド ユーザー ラ イセン ス規約のも と ザイ リ ン ク ス Vivado Design Suite を使用し追加コ ス ト な しで提供されています。 この IP およびその他のザイ リ ン ク ス LogiCORE IP モジュールは、 ザイ リ ン ク ス IP コ アページから入手でき ます。 その他のザイ リ ン ク ス LogiCORE IP モジュールおよ びツールの価格および提供状況については、 お近 く のザイ リ ン ク ス販売代理店にお問い合わせ く ださい。
ASIC (application specific integrated circuit) で Aurora 8B/10B コ アを使用する場合は、 ザイ リ ン ク ス コ ア ラ イセン ス契 約に基づいた別途有料ラ イセン ス契約が必要です。 詳細は、 Aurora マーケテ ィ ング ([email protected]) へお問い 合わせ く ださい。
Aurora 8B/10B v10.2 japan.xilinx.com 7PG046 2014 年 4 月 2 日
第 2 章
製品仕様図 2-1 は Aurora 8B/10B コ アのイ ンプ リ メ ンテーシ ョ ンのブロ ッ ク図です。
Aurora 8B/10B コ アの主な論理モジュールには次のものがあ り ます。
• レーン ロ ジ ッ ク : 各 GTP、 GTX、 GTH ト ラ ンシーバーはレーン ロ ジ ッ ク モジ ュールのイ ン ス タ ン スで駆動され ます。 こ のモジュールは、 各 GTP、 GTX、 GTH ト ラ ンシーバーを初期化し、 制御文字のエン コードおよびデコー ド と エラー検出を処理し ます。
• グ ローバル ロ ジ ッ ク : 各 Aurora 8B/10B コ アのグ ローバル ロ ジ ッ ク モジ ュールは、 チャネルの初期化における チャネル ボンデ ィ ング と検証を実行し ます。チャネルが動作し ている間、Aurora 64B/66B プロ ト コルで必要と な る ラ ンダム ア イ ド ル文字を生成し、 エラーがないかすべてのレーン ロ ジ ッ ク モジュールを監視し ます。
• RX ユーザー イ ン ターフ ェ イ ス : RX ユーザー イ ン ターフ ェ イ スは、 チャネルから アプ リ ケーシ ョ ンへとデータ を伝送し ます。 ス ト リ ー ミ ング データは、 データ バス と データの Valid 信号を備えたシンプルなス ト リ ーム イ ン ターフ ェ イ ス を使用し て伝送されます。 フ レームは標準の AXI4-Stream イ ン ターフ ェ イ ス を使用し て伝送され ます。 このモジュールはフ ロー制御機能も実行し ます。
X-Ref Target - Figure 2-1
図 2-1 : Aurora 8B/10B コアのブロ ッ ク図
Aurora 8B/10B v10.2 japan.xilinx.com 8PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
• TX ユーザー イ ン ターフ ェ イ ス : TX ユーザー イ ン ターフ ェ イ スは、 アプ リ ケーシ ョ ンからチャネルへデータ を 伝送し ます。データ Valid 信号と Ready 信号を備えたス ト リ ーム イ ン ターフ ェ イ スは、 ス ト リ ー ミ ング データに 使用されます。 標準の AXI4-Stream イ ン ターフ ェ イ スはデータ フ レームに使用されます。 こ のモジ ュールはフ ロー制御の TX 機能も実行し ます。 こ のモジ ュールにはク ロ ッ ク補正を制御するためのイ ン ターフ ェ イ スがあ り ます (接続されている Aurora 8B/10B コ ア間の ク ロ ッ ク周波数の若干の差が原因で発生するエラーを防止する た め、 特殊文字が定期的に送信される )。 通常、 このイ ン ターフ ェ イ スは Aurora 8B/10B コ アに含まれる標準ク ロ ッ ク補正管理モジュールで駆動されますが、オフにし た り 、特殊なニーズに対応する ためにカス タ ム ロ ジ ッ ク で駆 動する こ と も可能です。
規格Aurora 8B/10B コ アは、 『Aurora 8B/10B プロ ト コル仕様 v2.2』 (SP002) [参照 4] に準拠し ています。
パフ ォーマンス
最大周波数
4 ページ の 「LogiCORE™ IP に関す る 情報」 に記載 さ れ て い る Config1 では、 -2 ス ピ ー ド グ レ ー ド の Virtex®-7 VX690T-FFG1761 デバイ スで 330MHz 動作が可能です。 Config1 は、6.6Gbps のラ イ ン レー ト を ターゲ ッ ト にし たス ト リ ーム イ ン ターフ ェ イ ス を使用する 2 バイ ト レーン幅のデュ プレ ッ ク ス データ フ ローのシン グル レーン Aurora 8B/10B コ アです。
10 ページの表 2-1 ～12 ページの表 2-4 に リ ス ト されている Aurora 8B/10B コ アは、 ス ピード グレード が -1 から -3 の デバイ スで 156.25MHz で動作し ます。
レ イテンシ
Aurora 8B/10B コ アのレ イ テンシは、プロ ト コル エンジン (PE) を通るパイプラ イ ン遅延や GTP/GTX/GTH ト ラ ンシー バーを通る遅延によ る も のです。 AXI4-Stream イ ン ターフ ェ イ ス幅が増加する と、 PE パイ プ ラ イ ン遅延が増加し ま す。 GTP/GTX/GTH ト ラ ンシーバーの遅延は、 選択し た GTP/GTX/GTH ト ラ ンシーバーの機能および属性によ って異 な り ます。
こ のセ ク シ ョ ンでは、 各レーン 2 バイ ト と 各レーン 4 バイ ト のデザイ ンにおけ る Aurora 8B/10B コ アの AXI4-Stream ユーザー イ ン ターフ ェ イ スで予想される レ イ テンシに関し て、 user_clk サイ クルを使用し て説明し ます。 レ イ テ ンシについて説明する ため、 Aurora 8B/10B モジ ュールは GTP、 GTX、 または GTH ト ラ ンシーバー ロ ジ ッ ク に分割 され、 FPGA ロ ジ ッ クにプロ ト コル エンジン (PE) ロ ジ ッ クがイ ンプ リ メ ン ト されています。
注記 : これらの値には、Aurora 8B/10B チャネルの各側におけるシ リ アル接続の長さによ って生じ る レ イ テンシは考慮 されていません。
フ レーム パスのレ イテンシ
図 2-2 は、 フ レーム パス のレ イ テ ン シ を表 し てい ます。 こ のレ イ テ ン シ情報は、 -2 ス ピー ド グ レー ド の Virtex-7 VX690T-FFG1761 デバイ ス を対象と し ています。 レ イ テンシは、 デザイ ンで使用する ト ラ ンシーバーの種類によ って 異な り ます。
Aurora 8B/10B v10.2 japan.xilinx.com 9PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
s_axi_tx_tvalid か ら m_axi_rx_tvalid までの 2 バイ ト フ レー ミ ング デザイ ンの 小レ イ テンシは、 論理シ ミ ュ レーシ ョ ンで user_clk の約 37 サイ クルです。
s_axi_tx_tvalid か ら m_axi_rx_tvalid までの 4 バイ ト フ レー ミ ング デザイ ンの 小レ イ テンシは、 論理シ ミ ュ レーシ ョ ンで user_clk の約 41 サイ クルです。
大レ イ テンシは、 IP コ ンフ ィ ギュ レーシ ョ ンによ って異な り ます。
パイプラ イ ン遅延は、 ク ロ ッ ク ス ピード を維持する こ と を目的と し ています。
スループ ッ ト
Aurora コ アのスループ ッ ト は、 ト ラ ンシーバーの数および選択し た ト ラ ンシーバーの ターゲ ッ ト ラ イ ン レー ト に よ って異な り 、 シングル レーン デザイ ンから 16 レーン デザイ ンでそれぞれ 0.5Gb/s ～ 84.48Gb/s の範囲で変化し ま す。スループ ッ ト は、Aurora 8B/10B プロ ト コル エン コード の 25% のオーバーヘッ ド と 0.5Gb/s ～ 6.6Gb/s ラ イ ン レー ト 範囲を使用し て計算されま し た。
リ ソース使用量表 2-1 から表 2-4 は、Vivado® デザイ ン ツールで選択し た Aurora コアのコ ンフ ィ ギ ュ レーシ ョ ンで使用されるルッ ク ア ッ プ テーブル (LUT) およびフ リ ッ プフ ロ ッ プ (FF) の数を示し ています。
Aurora 8B/10B コ アは、 これらの表にはないコ ン フ ィ ギ ュ レーシ ョ ンで も使用可能です。 その他のコ ン フ ィ ギ ュ レー シ ョ ンで使用される リ ソース数は、 こ の表から概算でき ます。 これらの表にはフ ロー制御/ス ク ラ ンブラー /CRC に使 用 さ れる追加 リ ソ ースは含まれていません。 ま た、 FRAME_GEN や FRAME_CHECK な どのサンプル デザ イ ン モ ジュールで使用される追加 リ ソース も含まれていません。
X-Ref Target - Figure 2-2
図 2-2 : フ レーム パスのレ イテンシ
表 2-1 : 2 バイ ト レーン幅のス ト リー ミ ングにおける 7 シ リーズおよび Zynq-7000 フ ァ ミ リのリ ソース使用量
7 シ リーズおよび Zynq-7000 フ ァ ミ リ ス ト リー ミ ング
デュ プレ ッ クス シンプレ ッ クス
レーン リ ソース タ イプ フル デュ プレ ッ クス TX のみシンプレ ッ クス RX のみシンプレ ッ クス
1LUT 379 166 236
FF 582 275 355
2LUT 520 210 324
FF 798 329 526
4LUT 760 316 470
FF 1189 433 805
8LUT 1258 478 757
FF 1970 656 1361
Aurora 8B/10B v10.2 japan.xilinx.com 10PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
16LUT 2229 841 1345
FF 3534 1092 2473
表 2-2 : 2 バイ ト レーン幅のフ レー ミ ングにおける 7 シ リーズおよび Zynq-7000 フ ァ ミ リのリ ソース使用量
7 シ リーズおよび Zynq-7000 フ ァ ミ リ フ レー ミ ング
デュ プレ ッ クス シンプレ ッ クス
レーン リ ソース タ イプ フル デュ プレ ッ クス TX のみシンプレ ッ クス RX のみシンプレ ッ クス
1LUT 388 163 244
FF 596 273 371
2LUT 553 213 356
FF 843 329 572
4LUT 827 297 530
FF 1271 438 885
8LUT 1374 475 867
FF 2145 662 1507
16LUT 2448 903 1545
FF 3907 1153 2785
表 2-3 : 4 バイ ト レーン幅のス ト リー ミ ングにおける 7 シ リーズおよび Zynq-7000 フ ァ ミ リのリ ソース使用量
7 シ リーズおよび Zynq-7000 フ ァ ミ リ ス ト リー ミ ング
デュ プレ ッ クス シンプレ ッ クス
レーン リ ソース タ イプ フル デュ プレ ッ クス TX のみシンプレ ッ クス RX のみシンプレ ッ クス
1LUT 447 182 277
FF 651 285 415
2LUT 684 251 434
FF 964 367 652
4LUT 1091 376 687
FF 1536 530 1057
8LUT 1877 625 1169
FF 2678 852 1865
16LUT 3471 1124 2148
FF 4962 1496 3481
表 2-1 : 2 バイ ト レーン幅のス ト リー ミ ングにおける 7 シ リーズおよび Zynq-7000 フ ァ ミ リのリ ソース使用量 (続き)
7 シ リーズおよび Zynq-7000 フ ァ ミ リ ス ト リー ミ ング
Aurora 8B/10B v10.2 japan.xilinx.com 11PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
注記 : UltraScale™ デバイ スのイ ンプ リ メ ンテーシ ョ ン結果は、 こ こ までの表に示し た 7 シ リ ーズ デバイ スのイ ンプ リ メ ンテーシ ョ ン と類似する こ と が予想されます。ポー ト の説明各 Aurora 8B/10B コ アを生成するために使用されるパラ メ ーターはその特定コ アで使用可能な イ ン ターフ ェ イ ス (図 2-3) を決定し ます。 コ アには 4 ～ 6 のイ ン ターフ ェ イ スがあ り ます。
• 「ユーザー イ ン ターフ ェ イ ス」
• 「ユーザー フ ロー制御イ ン ターフ ェ イ ス」
• 「ネイ テ ィ ブ フ ロー制御イ ン ターフ ェ イ ス」
• 「 ト ラ ンシーバー イ ン ターフ ェ イ ス」 「」
• 「ク ロ ッ ク イ ン ターフ ェ イ ス」
• 「ク ロ ッ ク補正イ ン ターフ ェ イ ス」
表 2-4 : 4 バイ ト レーン幅のフ レー ミ ングにおける 7 シ リーズおよび Zynq-7000 フ ァ ミ リのリ ソース使用量
7 シ リーズおよび Zynq-7000 フ ァ ミ リ フ レー ミ ング
デュ プレ ッ クス シンプレ ッ クス
レーン リ ソース タ イプ フル デュ プレ ッ クス TX のみシンプレ ッ クス RX のみシンプレ ッ クス
1LUT 490 186 309
FF 695 283 461
2LUT 750 259 488
FF 1044 368 732
4LUT 1210 398 795
FF 1707 532 1203
8LUT 2108 680 1382
FF 3043 905 2177
16LUT 3859 1212 2545
FF 5369 1605 3922
Aurora 8B/10B v10.2 japan.xilinx.com 12PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
ユーザー イ ン ターフ ェ イス
このイ ン ターフ ェ イ スには、 Aurora 8B/10B コ アに入出力される ス ト リ ーム またはフ レーム データの読み出しおよび 書き込みに必要なポー ト がすべて含まれています。 フ レー ミ ング イ ン ターフ ェ イ スで Aurora 64B/66B コ アが生成さ れる場合は AXI4-Stream ポー ト が使用されます。 ス ト リ ー ミ ング モジ ュールの場合は、 イ ン ターフ ェ イ スは単純な データ ポー ト とデータ VALID ポー ト で構成されます。フル デュプレ ッ ク ス コ アには送信と受信の両方のポー ト が含 まれ、 シンプレ ッ ク ス コ アではサポー ト されている方向にデータ を送信する ために必要なポー ト のみが使用されま す。すべてのイ ン ターフ ェ イ スのデータ ポー ト 幅は、 コ アの ト ラ ンシーバー数およびこれらの ト ラ ンシーバーで選択 し た幅に依存し ます。
X-Ref Target - Figure 2-3
図 2-3 : 最上位イ ン ターフ ェ イス
Aurora 8B/10B v10.2 japan.xilinx.com 13PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
フ レー ミ ング イ ン ターフ ェ イスのポー ト
表 2-5 では、 AXI4-Stream の TX データ ポー ト について説明し ています。 これらのポー ト は、 フル デュプレ ッ ク スお よびシンプレ ッ ク ス TX フ レー ミ ング コ アに含まれます。
表 2-6 では、 フ レー ミ ングの RX データ ポー ト について説明し ています。 これらのポー ト は、 フル デュプレ ッ ク スお よびシンプレ ッ ク ス RX フ レー ミ ング コ アに含まれます。
詳細は、 48 ページの 「フ レー ミ ング イ ン ターフ ェ イ ス」 を参照し て く ださい。
表 2-5 : フ レー ミ ングのユーザー I/O ポー ト (TX)
名前 方向 説明
s_axi_tx_tdata[0:(8n–1)] または s_axi_tx_tdata[(8n–1):0] 入力
出力されるデータ (昇ビ ッ ト 順) です。
n はバ イ ト 数を示 し、 レーン数 x レーン幅で算出 さ れます。 [Little Endian Support] がオンの場合、コアはs_axi_tx_tdata[(8n–1):0] を使用し ます。
s_axi_tx_tready 出力
ソースか ら の信号が受信される と (s_axi_tx_tvalid も アサー ト されている場合)、 ク ロ ッ ク エ ッ ジでアサー ト (High) されます。
ソースからの信号が無視される場合には、 ク ロ ッ ク エ ッ ジでデ ィ ア サー ト (Low) されます。
s_axi_tx_tlast 入力 フ レームの終わ り を示し ます (ア ク テ ィ ブ High)。
s_axi_tx_tkeep[0:(n–1)] または s_axi_tx_tkeep[(n–1):0] 入力
後のデータ ビー ト で有効なバイ ト 数を示し ます (s_axi_tx_ tlast がアサー ト されている場合のみ有効)。s_axi_tx_tkeep は、 s_axi_tx_tdata の関連バイ ト のコ ンテンツが有効であるかを判断 するバイ ト 修飾子です。 Aurora コ アは、 LSB から MSB へと連続的なデータの埋め込みを要求 し ます。有効な s_axi_tx_tdata バスの間に無効なバイ ト が挿入さ れる こ とはあ り ません。
[Little Endian Support] がオンで、 データが MSB から LSB へ連続的に 埋め込まれる必要がある場合、コ アは s_axi_tx_tkeep[(n–1):0] を使用し ます。
s_axi_tx_tvalid 入力
ソースからの AXI4-Stream 信号が有効な場合にアサー ト (High) され ます。
ソースか ら の AXI4-Stream 制御信号またはデータが無視される場合 にはデ ィ アサー ト (Low) されます。
表 2-6 : フ レー ミ ングのユーザー I/O ポー ト (RX)
名前 方向 説明
m_axi_rx_tdata[0:8(n–1)] または m_axi_rx_tdata[8(n–1):0] 出力
チャネル パー ト ナーから入力されるデータです (昇ビ ッ ト 順)。 [Little Endian Support] がオンの場合、 コアは m_axi_rx_tdata[8(n–1):0] を使用し ます。
m_axi_rx_tlast 出力
入力される フ レームの 後を示し ます (ア ク テ ィ ブ High で、 ユーザー ク ロ ッ クの 1 サイ クル間アサー ト される)。m_axi_rx_tvalid がデ ィ アサー ト (Low) される と無視されます。
m_axi_rx_tkeep[0:(n–1)] または m_axi_rx_tkeep[(n–1):0] 出力
後のデータ ビー ト で有効なバイ ト 数を示し ます (m_axi_rx_tlast がアサー ト されている場合のみ有効)。 [Little Endian Support] がオンの 場合、 コアは m_axi_rx_tkeep[(n–1):0] を使用し ます。
m_axi_rx_tvalid 出力
Aurora 8B/10B コ アか ら のデー タ お よ び制御信号が有効の場合にア サー ト (High) されます。
Aurora 8B/10B コ アか らのデータ または制御信号を無視する場合には デ ィ アサー ト (Low) されます。
Aurora 8B/10B v10.2 japan.xilinx.com 14PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
ス ト リー ミ ング イ ン ターフ ェ イスのポー ト
表 2-7 では、 ス ト リ ー ミ ングの TX データ ポー ト について説明し ています。 これらのポー ト は、 フル デュプレ ッ ク ス およびシンプレ ッ ク ス TX フ レー ミ ング コ アに含まれます。
表 2-8 では、 ス ト リ ー ミ ングの RX データ ポー ト について説明し ています。 これらのポー ト は、 フル デュプレ ッ ク ス およびシンプレ ッ ク ス RX フ レー ミ ング コ アに含まれます。
詳細は、 55 ページの 「ス ト リ ー ミ ング イ ン ターフ ェ イ ス」 を参照し て く ださい。
ユーザー フ ロー制御イ ン ターフ ェ イス
ユーザー フ ロー制御 (UFC) を イネーブルにし て コ アを生成し た場合、 UFC イ ン ターフ ェ イ スが作成されます。 UFC イ ン ターフ ェ イ スの TX 側には、 UFC メ ッ セージを開始する ために使用される リ ク エス ト ポー ト と 肯定応答 (ACK) ポー ト があ り 、 メ ッ セージの長さ を指定する ための 3 ビ ッ ト ポー ト があ り ます。 ユーザーがユーザー イ ン ターフ ェ イ スのデータ ポー ト に メ ッ セージ データ を供給し ます。 UFC リ ク エス ト が肯定応答される と直ぐに、 ユーザー イ ン ターフ ェ イ スは、 コ アが標準データ を受け付けないこ と を示し ます。 これで、 UFC データが UFC データ ポー ト に書 き込み可能にな り ます。
UFC イ ン ターフ ェ イ スの RX 側には、 UFC メ ッ セージを フ レーム と し て読み出すこ と ができ る AXI4-Stream ポー ト セ ッ ト があ り ます。 フル デュプレ ッ ク ス モジュールには TX と RX の UFC ポー ト があ り ますが、 シンプレ ッ ク ス モ ジュールには、 サポー ト される方向にデータ送信するために必要な イ ン ターフ ェ イ スのみが含まれます。
表 2-9 では UFC イ ン ターフ ェ イ スのポー ト について説明し ています。
表 2-7 : ス ト リー ミ ングのユーザー I/O ポー ト (TX)
名前 方向 説明
s_axi_tx_tdata[0:(8n–1)] または s_axi_tx_tdata[(8n–1):0] 入力
出力されるデータ (昇ビ ッ ト 順) です。 [Little Endian Support] がオン の場合、 コ アは s_axi_tx_tdata[(8n–1):0] を使用し ます。
s_axi_tx_tready 出力
ソースからの信号が受信される と (s_axi_tx_tvalid も アサー ト される と )、 ク ロ ッ ク エ ッ ジでアサー ト (High) されます。
ソースからの信号が無視される場合には、 ク ロ ッ ク エ ッ ジでデ ィ ア サー ト (Low) されます。
s_axi_tx_tvalid 入力
ソースからの AXI4-Stream 信号が有効な場合にアサー ト (High) され ます。
ソースからの AXI4-Stream 制御信号またはデータが無視される場合 にはデ ィ アサー ト (Low) されます。
表 2-8 : ス ト リー ミ ングのユーザー I/O ポー ト (RX)
名前 方向 説明
m_axi_rx_tdata[0:(8n–1)] または m_axi_rx_tdata[8(n–1):0] 出力
チャネル パー ト ナーから入力されるデータです (昇ビ ッ ト 順)。 [Little Endian Support] がオンの場合、コアは m_axi_rx_tdata[8(n–1):0] を使用し ます。
m_axi_rx_tvalid 出力
Aurora 8B/10B コ アか ら のデー タ お よ び制御信号が有効の場合にア サー ト (High) されます。
Aurora 8B/10B コ アか ら のデー タ を無視する 場合にはデ ィ アサー ト (Low) されます。
Aurora 8B/10B v10.2 japan.xilinx.com 15PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
詳細は、 60 ページの 「ユーザー フ ロー制御」 を参照し て く ださい。
ネイテ ィ ブ フ ロー制御イ ン ターフ ェ イス
ネイ テ ィ ブ フ ロー制御 (NFC) を イネーブルにし てコ アを生成し た場合、 NFC イ ン ターフ ェ イ スが作成されます。 こ のイ ン ターフ ェ イ スには、 NFC メ ッ セージを送信する ために使用する リ ク エス ト ポー ト と肯定応答ポー ト 、 その他 リ ク エス ト されたア イ ド ル サイ クル数を指定する 4 ビ ッ ト ポー ト があ り ます。
表 2-10 では、 フル デュプレ ッ ク スの Aurora 8B/10B コ アでのみ利用でき る NFC イ ン ターフ ェ イ スのポー ト について 説明し ています。
表 2-9 : UFC の I/O ポー ト
名前 方向 説明
s_axi_ufc_tx_req 入力
チャネル パー ト ナーへの UFC メ ッ セージ送信が要求される と、 アサー ト (ア ク テ ィ ブ High) されます。s_axi_ufc_tx_ack がアサー ト される まで High を保持する必要があ り ます。 すべての UFC メ ッ セージの送信準備が 整 う まで、 この信号をアサー ト し ないで く ださい。
s_axi_ufc_tx_ms[0:2] または s_axi_ufc_tx_ms[2:0] 入力
送信される UFC メ ッ セージのサイ ズを指定し ます。 SIZE エン コード は 0 ～ 7 までの値です。60 ページの表 3-11 を参照し て く ださい。[Little Endian Support] がオンの場合、 コ アは s_axi_ufc_tx_ms[2:0] を使用し ます。
s_axi_ufc_tx_ack 出力
Aurora 8B/10B コ アが UFC メ ッ セージのコ ンテンツを読み出す準備が整 う と アサー ト (ア ク テ ィ ブ High) されます。 s_axi_ufc_tx_ack 信号がア サー ト された後のサイ クルで、s_axi_tx_tdata ポー ト のデータが UFC データ と し て見な されます。 UFC メ ッ セージが開始され、 すべての メ ッ セージを送信するのに十分なサイ クルが経過する まで s_axi_tx_tdata が継続的に使用されます。 UFC サ イ クルか ら の未使用バイ ト は破棄され ます。
m_axi_ufc_rx_tdata[0:(8n–1)] または m_axi_ufc_rx_tdata[(8n–1):0] 出力
チャネル パー ト ナーから送られる UFC メ ッ セージ データです (n = 大 16 バ イ ト )。 [Little Endian Support] がオ ン の場合、 コ ア は m_axi_ufc_rx_tdata[(8n–1):0] を使用し ます。
m_axi_ufc_rx_tvalid 出力m_axi_ufc_rx ポー ト の値が有効な場合にアサー ト されます。 こ の信号 がアサー ト されない場合、 m_axi_ufc_rx ポー ト のすべての値は無視さ れます (ア ク テ ィ ブ High)。
m_axi_ufc_rx_tlast 出力 入力される UFC メ ッ セージの終わ り を示し ます (ア ク テ ィ ブ High)。
m_axi_ufc_rx_tkeep[0:(n–1)] または m_axi_ufc_rx_tkeep[(n–1):0] 出力
UFC メ ッ セージの 後のワー ド で m_axi_ufc_rx_tdata ポー ト に現れ る有効なバイ ト データ数を指定し ます。m_axi_ufc_rx_tlast がアサー ト されている場合のみ有効と な り ます (n = 大 16 バイ ト )。 [Little Endian Support] がオンの場合、コアは m_axi_ufc_rx_tkeep[0:(n–1)] を使用 し ます。
表 2-10 : NFC の I/O ポー ト
名前 方向 説明
s_axi_nfc_ack 出力Aurora 8B/10B コ アが NFC リ ク エス ト を受信する と アサー ト されま す (ア ク テ ィ ブ High)。
s_axi_nfc_nb[0:3] または s_axi_nfc_nb[3:0] 入力
チャネル パー ト ナーが NFC メ ッ セージを受信する と きに、 送信す べき PAUSE ア イ ド ル サイ クル数を示し ます。 s_axi_nfc_ack が アサー ト される まで High を保持する必要があ り ます。 [Little Endian Support] がオンの場合、 コ アは s_axi_nfc_nb[3:0] を使用し ま す。
Aurora 8B/10B v10.2 japan.xilinx.com 16PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
詳細は、 58 ページの 「ネイ テ ィ ブ フ ロー制御」 を参照し て く ださい。
フル デュ プレ ッ クス コ アのステータ ス ポー ト と制御ポー ト
表 2-11 では、 フル デュプレ ッ ク ス コ アのステータ ス ポー ト と制御ポー ト の機能について説明し ています。
s_axi_nfc_req 入力チャネル パー ト ナーへの UFC メ ッ セージ送信が リ ク エス ト される と、 アサー ト (ア ク テ ィ ブ High) さ れます。 s_axi_nfc_ack がア サー ト される まで High を保持する必要があ り ます。
m_axi_rx_snf 出力パー ト ナーか ら NFC メ ッ セージを受信し た こ と を示し ます。 こ の ポー ト は、 user_clk の 1 サイ クル間アサー ト されます。
m_axi_rx_fc_nb[0:3] ま た は m_axi_rx_fc_nb[3:0] 出力
受信し た NFC メ ッ セージの PAUSE 値を示し ます。 こ のポー ト は、 m_axi_rx_snf を 使用 し て サ ン プル さ れ ま す。 [Little Endian Support] がオンの場合、 コ アは m_axi_rx_fc_nb[3:0] を使用し ます。
表 2-11 : フル デュプレ ッ クス コアのステータ ス ポー ト と制御ポー ト
名前 方向 説明
channel_up 出力Aurora 8B/10B チャネルの初期化が完了し、チャネルがデータ送信可能な 状態になる と アサー ト されます。Aurora 8B/10B コ アは、channel_up が アサー ト される前にデータ を送受信する こ と はでき ません。
lane_up[0:m–1](1) 出力レーンの初期化が正常に完了する と、 各レーンに対し てアサー ト されます。 各ビ ッ ト がそれぞれのレーンを表し ています (ア ク テ ィ ブ High)。
frame_err 出力チャネルのフ レーム/プロ ト コル エラーを検出し た こ と を示し ます。ア ク テ ィ ブ High で 1 ク ロ ッ ク サイ クル間アサー ト されます。
hard_err 出力ハード エラーを検出し た こ と を示し ます。 (ア ク テ ィ ブ Higih で、 Aurora 8B/10B コ アが リ セ ッ ト される までアサー ト されます)。 詳細は、 66 ペー ジの 「フルデュプレ ッ ク ス コ アのエラー信号」 を参照し て く ださい。
loopback[2:0] 入力loopback[2:0] ポー ト は、 通常の動作モー ド、 あ るいは異なるループ バッ ク モード のいずれかを選択し ます。 『7 シ リ ーズ FPGA GTX/GTH ト ラ ンシーバー ユーザー ガイ ド』 (UG476) [参照 3] を参照し て く ださ い。
power_down 入力ト ラ ンシーバーのパワーダウ ン入力を駆動し ます (ア ク テ ィ ブ High)。 詳 細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
reset 入力Aurora 8B/10B コ ア を リ セ ッ ト し ます (ア ク テ ィ ブ High)。 こ の信号は、 user_clk と同期する必要があ り 、 少な く と も user_clk の 6 ク ロ ッ ク サイ クル間アサー ト される必要があ り ます。
soft_err 出力
入力さ れる シ リ アル ス ト リ ームに ソ フ ト エ ラーが検出さ れた こ と を示 し ます。 詳細は、 66 ページの 「フルデュプレ ッ ク ス コ アのエラー信号」 を参照し て く ださい。 (ア ク テ ィ ブ High で 1 サイ クル ク ロ ッ ク間アサー ト されます)。
rxp[0:m–1](1) 入力 差動シ リ アル データ入力ピンの正側です。
rxn[0:m–1](1) 入力 差動シ リ アル データ入力ピンの負側です。
txp[0:m–1](1) 出力 差動シ リ アル データ出力ピンの正側です。
txn[0:m–1](1) 出力 差動シ リ アル データ出力ピンの負側です。
表 2-10 : NFC の I/O ポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 17PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
詳細は、 65 ページの 「フルデュプレ ッ ク ス コ ア」 を参照し て く ださい。
gt_reset 入力
ト ラ ンシーバーの PMA モジ ュール用 リ セ ッ ト 信号は、デバウ ン ス回路を 介し て 上位レベルへ接続されます。 gt_reset ポー ト は、 ハード ウ ェ ア内 でモジ ュ ールが 初に電源投入 さ れ る と き にアサー ト さ れます (ア ク テ ィ ブ High)。 これは、 ト ラ ンシーバーのすべての PCS (物理コーデ ィ ン グ サブレ イヤ) と PMA (物理媒体ア タ ッチ メ ン ト ) サブコ ンポーネン ト を 組織的に リ セ ッ ト し ます。
こ の信号は、 init_clk_in を 使用 し てデバ ウ ン ス 処理 さ れ、 init_clk_in の 6 サイ クル間アサー ト される必要があ り ます。
詳細は、 該当する ト ラ ンシーバー ユーザーガ イ ド の 「 リ セ ッ ト 」 セ ク シ ョ ンを参照し て く ださい。
init_clk_in 入力
init_clk_in ポー ト は、 gt_reset 信号のレジス タへの格納およびデ バウ ン ス処理に使用されます。gt_reset がアサー ト される と user_clk が 停止する ため、init_clk_in が必要です。init_clk_in ポー ト は、 低 速レー ト に設定する必要があ り 、 基準ク ロ ッ ク よ り 低速にする こ と を推奨し ます。<component name>_exdes.xdc では、デフ ォル ト で 50MHz 周波数に設定されています。
Zynq®-7000 および 7 シ リ ーズ デバイ ス を使用するデザイ ンの場合 : xc7k325t-ffg900、 xc7vx485t-ffg1761、 お よ び xc7a100t-fgg676 デバ イ ス の XDC サンプル デザイ ン フ ァ イル (<component name>_clocks.xdc および ooc.xdc) では init_clk_in が 200MHz に制約されています。 さ らに、 STABLE_CLOCK_PERIOD パラ メ ーターは 5ns に設定され、 <component name>_transceiver_wrapper フ ァ イル内の内容を反 映し ます。 <component name>_TB の INIT_CLOCKPERIOD パ ラ メ ー ターは 5 に設定され、 init_clk_in を生成し ます。
init_clk_in の周波数範囲は 50MHz ～ 200MHz に制約される必要があ り ます。 init_clk_in 周期の変更は、 IP コ アを適切に動作させる ため にサ ン プル XDC (<component name>_clocks. xdc、 ooc. xdc、 <component name>_transceiver_wrapper お よ び <component name>_TB) 内で行 う 必要があ り ます。
UltraScale アーキテ クチャ デザイ ンの場合 : init_clk_in の周波数は、TXUSERCLK の周波数と同じになる必要があ り 、 200MHz 以下にし て く ださい。TXUSERCLK の周波数は、 ラ イ ン レー ト と内部データパス幅に依存し ます。 詳細は、 『UltraScale FPGA GTH ト ラ ンシーバー ユーザー ガ イ ド』 (UG576) [参照 1] を参照し て く だ さ い。 Aurora IP コ アのレーン幅が ト ラ ンシーバーの内部データパス幅を指定し ます。2 および 4 レーン幅の場合は、内部データパス幅を 20 および 40 に 設定し ます。 この init_clk_in は、 GTHE3_CHANNEL の DRP ポー ト の DRPCLK に も接続されます。 IP コ アを適切に動作させるには、 init_clk_in 周期 の変更はサンプル XDC (<component name>_clocks.xdc、ooc.xdc、 および <component name>_TB) 内で行 う 必要があ り ます。
注記 :
1. m は、 ト ラ ンシーバーの数です。
表 2-11 : フル デュプレ ッ クス コアのステータ ス ポー ト と制御ポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 18PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
シンプレ ッ クス コ アのステータ ス ポー ト と制御ポー ト
表 2-12 では、 シンプレ ッ ク ス TX イ ン ターフ ェ イ スのス テータ ス ポー ト と 制御ポー ト の機能について説明し てい ます。
表 2-12 : シンプレ ッ クス TX コ アのステータ ス ポー ト と制御ポー ト
名前 方向 説明
tx_aligned 入力RX チャ ネル パー ト ナーがすべてのレーンの初期化を完了 する と アサー ト されます。 通常、 rx_aligned へ接続され ます。
tx_bonded 入力RX チャネル パー ト ナーがチャネル ボンデ ィ ングを完了す る と アサー ト されます。 シングル レーン チャネルの場合は 不要です。 通常、 rx_bonded へ接続されます。
tx_verify 入力RX チャ ネル パー ト ナーが検証を完了する と アサー ト され ます。 通常、 rx_verify へ接続されます。
tx_reset 入力
RX チャネル パー ト ナーの初期化ステータ スによ り 、リ セ ッ ト が 必 要 な 場 合 に ア サ ー ト さ れ ま す。 こ の 信 号 は、user_clk と 同期する必要があ り 、 少な く と も user_clk の 1 ク ロ ッ ク サ イ ク ル間アサー ト さ れる必要があ り ます。 一般的に rx_reset へ接続されます。
tx_channel_up 出力
Aurora 8B/10B チャネルの初期化が完了し、 チャネルがデー タ 送信可能 な 状態 に な る と ア サ ー ト さ れ ま す。 Aurora8B/10B コ アは、 tx_channel_up がアサー ト さ れ る 前に データ を受信する こ と はでき ません。
tx_lane_up[0:m–1](1) 出力レーンの初期化が正常に完了する と、 各レーンに対し てアサー ト されます。 各ビ ッ ト がそれぞれのレーン を表し ています (ア ク テ ィ ブ High)。
tx_hard_err 出力
ハー ド エ ラ ー を検出 し た こ と を示 し ま す。 (ア ク テ ィ ブ Higih で、 Aurora 8B/10B コ アが リ セ ッ ト される までアサー ト されます)。 詳細は、 68 ページの 「シンプレ ッ ク ス コ アの エラー信号」 を参照し て く ださ い。
power_down 入力ト ラ ン シーバーのパ ワ ーダ ウ ン入力 を駆動 し ま す (ア ク テ ィ ブ High)。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
tx_system_reset 入力
Aurora 8B/10B コ アを リ セ ッ ト し ます (ア ク テ ィ ブ High)。少な く と も user_clk の 6 サイ クル間アサー ト される必要 があ り ます。
txp[0:m–1](1) 出力 差動シ リ アル データ出力ピンの正側です。
txn[0:m–1](1) 出力 差動シ リ アル データ出力ピンの負側です。
注記 :
1. m は、 ト ラ ンシーバーの数です。
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第 2 章 : 製品仕様
表 2-13 では、 シンプレ ッ ク ス RX イ ン ターフ ェ イ スのス テータ ス ポー ト と 制御ポー ト の機能について説明し てい ます。詳細は、 67 ページの 「シンプレ ッ ク ス コ ア」 を参照し て く ださい。
表 2-13 : シンプレ ッ クス RX コアのステータ ス ポー ト と制御ポー ト
名前 方向 説明
rx_aligned 出力RX モジ ュールがレーンの初期化を完了する と アサー ト さ れます。 通常、 tx_aligned へ接続されます。
rx_bonded 出力RX モジ ュ ールがチ ャ ネル ボ ンデ ィ ン グ を完了す る と ア サー ト されます。 シングル レーン チャネルの場合は不要で す。 通常、 tx_bonded へ接続されます。
rx_verify 出力RX モジ ュールが検証を完了する と アサー ト さ れます。 通 常、 tx_verify へ接続されます。
rx_reset 出力RX モジ ュールが TX モジュールの初期化を再開する必要が あ る場合にアサー ト されます。 通常、 tx_reset へ接続さ れます。
rx_channel_up 出力
Aurora 8B/10B チャネルの初期化が完了し、 チャネルがデー タ 送信可能 な 状態 に な る と ア サ ー ト さ れ ま す。 Aurora8B/10B コ アは、 rx_channel_up がアサー ト さ れ る 前に データ を受信する こ と はでき ません。
rx_lane_up[0:m–1](1) 出力
レーンの初期化が正常に完了する と、 各レーンに対し てアサー ト されます。 各ビ ッ ト がそれぞれのレーンを表し ています (ア ク テ ィ ブ High)。 Aurora 8B/10B コ アは、 すべての rx_lane_up 信号が High に遷移し た後にデータ を受信で き ます。
frame_err 出力チ ャ ネルのフ レーム/プ ロ ト コル エ ラーを検出し た こ と を 示し ます。ア ク テ ィ ブ High で 1 ク ロ ッ ク サイ クル間アサー ト されます。
rx_hard_err 出力
ハー ド エ ラ ーを検出 し た こ と を示 し ま す。 (ア ク テ ィ ブ Higih で、 Aurora 8B/10B コ アが リ セ ッ ト される までアサー ト されます)。 詳細は、 68 ページの 「シンプレ ッ ク ス コ アの エラー信号」 を参照し て く ださい。
power_down 入力GTP/GTX ト ラ ン シーバーのパワーダ ウ ン入力を駆動し ま す (ア ク テ ィ ブ High)。
rx_system_reset 入力
Aurora 8B/10B コ アを リ セ ッ ト し ます (ア ク テ ィ ブ High)。少な く と も user_clk の 6 サイ クル間アサー ト される必要 があ り ます。
soft_err 出力
入力 さ れる シ リ アル ス ト リ ームに ソ フ ト エ ラーが検出 さ れた こ と を示し ます。 詳細は、 68 ページの 「シンプレ ッ ク ス コ アのエ ラ ー信号」 を参照し て く だ さ い。 (ア ク テ ィ ブ High で 1 サイ クル ク ロ ッ ク間アサー ト されます)。
rxp[0:m–1](1) 入力 差動シ リ アル データ入力ピンの正側です。
rxn[0:m–1](1) 入力 差動シ リ アル データ入力ピンの負側です。
注記 :
1. m は、 ト ラ ンシーバーの数です。
2. シンプレ ッ ク ス パー ト ナーがタ イマー ベースの場合で も、 rx_aligned, rx_bonded、 rx_verify、 および
rx_reset 信号を出力と し て利用でき ますが、 これらの信号は機能的に必要あ り ません。
Aurora 8B/10B v10.2 japan.xilinx.com 20PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
ト ラ ンシーバー イ ン ターフ ェ イス
このイ ン ターフ ェ イ スには、 GTP/GTX/GTH ト ラ ンシーバーのシ リ アル I/O ポー ト および Aurora 8B/10B コ アの制御 ポー ト と ステータ ス ポー ト があ り ます。 こ のイ ン ターフ ェ イ スは、 リ セ ッ ト 、 ループバッ ク、 チャネル ボンデ ィ ン グ、 ク ロ ッ ク コ レ ク シ ョ ン、 パワーダウ ンなどの制御フ ァ ン ク シ ョ ンへのユーザー ア ク セス を提供し ます。 チャネ ルのステータ ス を示すステータ ス情報やエ ラー情報へも こ こ か ら ア ク セスでき ます。 表 2-14 では、 ト ラ ンシーバー のポー ト について説明し ています。
表 2-14 : ト ラ ンシーバーのポー ト
名前 方向 説明
rxp[0:m–1](1) 入力 差動シ リ アル データ入力ピンの正側です。
rxn[0:m–1](1) 入力 差動シ リ アル データ入力ピンの負側です。
txp[0:m–1](1) 出力 差動シ リ アル データ出力ピンの正側です。
txn[0:m–1](1) 出力 差動シ リ アル データ出力ピンの負側です。
power_down 入力
ト ラ ンシーバーのパワーダウ ン入力を駆動し ます (ア ク テ ィ ブ High)。詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
loopback[2:0] 入力ト ラ ンシーバーのループバッ ク ポー ト です。 ループバッ ク テ ス ト モード コ ンフ ィ ギュ レーシ ョ ンに関し ては、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
gt_reset 入力ト ラ ンシーバー用の非同期 リ セ ッ ト 信号です。詳細は、該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
tx_resetdone_out 出力ト ラ ンシーバーの txresetdone 信号です。 詳細は、 該当す る ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
rx_resetdone_out 出力ト ラ ンシーバーの rxresetdone 信号です。 詳細は、 該当す る ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
tx_lock 出力入力される シ リ アル ト ラ ンシーバー refclk が ト ラ ンシーバー PLL によ って ロ ッ ク されている こ と を示し ます。詳細は、該当 する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
7 シ リーズおよび Zynq-7000 デバイス ト ラ ンシーバーの DRP ポー ト
drpaddr_in 入力DRP ア ド レ ス バスです。 詳細は、 該当する ト ラ ンシーバーの ユーザー ガイ ド を参照し て く ださい。
drpclk_in 入力DRP イ ン ターフ ェ イ ス ク ロ ッ ク詳細は、 該当する ト ラ ンシー バーのユーザー ガイ ド を参照し て く ださい。
drpdi_in 入力FPGA ロ ジ ッ ク か ら ト ラ ンシーバーへコ ン フ ィ ギ ュ レーシ ョ ン データ を書き込むためのデータ バスです。 詳細は、 該当す る ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
drpdo_out 出力ト ラ ンシーバーか ら FPGA ロ ジ ッ クへコ ン フ ィ ギ ュ レーシ ョ ン データ を読み出すためのデータ バスです。 詳細は、 該当す る ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
drpen_in 入力DRP のイ ネーブル信号です。詳細は、該当する ト ラ ンシーバー のユーザー ガイ ド を参照し て く ださい。
drprdy_out 出力DRP 書き込み処理が完了し、 読み出しデータが有効であ る こ と を示し ます。 詳細は、 該当する ト ラ ンシーバーのユーザーガ イ ド を参照し て く ださい。
drpwe_in 入力DRP の書き込みイ ネーブルです。詳細は、該当する ト ラ ンシー バーのユーザー ガイ ド を参照し て く ださい。
Aurora 8B/10B v10.2 japan.xilinx.com 21PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
7 シ リーズおよび Zynq-7000 デバイス ト ラ ンシーバーのデバッ グ ポー ト
gt<lane>_txpostcursor_in 入力
ト ラ ン ス ミ ッ ターのポス ト カーソ ル TX プ リ エン フ ァ シ ス を 指定し ます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txprecursor_in 入力
ト ラ ン ス ミ ッ ターのプ リ カーソ ル TX プ リ エン フ ァ シ ス を指 定し ます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txchardispmode_in 入力
TXDATA のエン コー ド 時、 txchardispval を使用し て強制 的に正または負の ラ ンニング デ ィ スパ リ テ ィ を送信する場合 は、 このポー ト を High に設定し ます。 通常のラ ンニング デ ィ スパ リ テ ィ を使用する場合は、 Low に設定し ます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txchardispval_in 入力
txchardispmode と 共に使用 し て ラ ン ニ ン グ デ ィ ス パ リ テ ィ を指定し ます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txdiffctrl_in 入力
ド ラ イバーの強度を指定し ます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txmaincursor_in 入力
TX_MAINCURSOR_SEL 属性が 1'b1 に設定されている場合、メ イ ン カーソルの係数を直接設定し ます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txpolarity_in 入力
出力データの極性の反転には、 txpolarity ポー ト が使用さ れます。
• 0 : 反転し ない。 TXP は正、 TXN は負。
• 1 : 反転する。 TXP は負、 TXN は正。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_tx_buf_err_out 出力
TX バ ッ フ ァーのス テータ スです。 txbufstatus[1] が こ の ポー ト に接続されます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。
gt<lane>_rxlpmhfhold_in 入力
1'b1 に設定する と、 現在の高周波ブース ト 値が保持されます。
1'b0 に設定する と、 高周波ブース ト 値が適用されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、7 シ リ ーズ FPGA GTP ト ラ ンシーバーにのみ適用でき ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を 参照し て く ださい。
表 2-14 : ト ラ ンシーバーのポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 22PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
gt<lane>_rxlpmlfhold_in 入力
1'b1 に設定する と、 現在の低周波ブース ト 値が保持されます。
1'b0 に設定する と、 低周波ブース ト 値が適用されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、7 シ リ ーズ FPGA GTP ト ラ ンシーバーにのみ適用でき ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を 参照し て く ださい。
gt<lane>_rxlpmen_in 入力
RX データパス• 0 : DFE• 1 : LPM
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ FPGA GTX および GTH ト ラ ンシーバーに のみ適用で き ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
gt<lane>_rxcdrovrden_in 入力
予約済みです。 デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ FPGA GTX および GTH ト ラ ンシーバーに のみ適用で き ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
gt<lane>_rxcdrhold_in 入力
CDR 制御ループを停止状態に保持し ます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxdfelpmreset_in 入力
DFE の リ セ ッ ト シーケ ン ス を開始す る ため、 こ のポー ト は High 駆動された後デ ィ アサー ト されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ FPGA GTX および GTH ト ラ ンシーバーに のみ適用で き ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
gt<lane>_rxmonitorout_out 出力
GTX ト ラ ンシーバー : • RXDFEVP[6:0] = RXMONITOROUT[6:0]• RXDFEUT[6:0] = RXMONITOROUT[6:0]• RXDFEAGC[4:0] = RXMONITOROUT[4:0]
GTH ト ラ ンシーバー : • RXDFEVP[6:0] = RXMONITOROUT[6:0]• RXDFEUT[6:0] = RXMONITOROUT[6:0]• RXDFEAGC[3:0] = RXMONITOROUT[4:1]
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ FPGA GTX および GTH ト ラ ンシーバーに のみ適用で き ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
gt<lane>_rxmonitorsel_in 入力
rxmonitorout[6:0] の信号を選択し ます。
• 2'b00 : 予約済み
• 2'b01 : AGC ループを選択
• 2'b10 : UT ループを選択
• 2'b11 :VP ループを選択
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ FPGA GTX および GTH ト ラ ンシーバーに のみ適用で き ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
表 2-14 : ト ラ ンシーバーのポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 23PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
gt<lane>_eyescanreset_in 入力
EYESCAN の リ セ ッ ト シーケン ス を開始する ため、 こ のポー ト は High 駆動された後デ ィ アサー ト されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_eyescandataerror_out 出力
COUNT または ARMED ステー ト の と きに (マス ク されていな い) エラーが発生する と、 rec_clk の 1 サイ クル間 High にな り ます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_eyescantrigger_in 入力
ト リ ガー イベン ト を発生させます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxbyteisaligned_out 出力
カンマ検出および リ ア ラ イ メ ン ト 回路からの信号であ り 、パラレル データ ス ト リ ームが、 カンマ検出に従ってバイ ト 境界に 適切に揃え られている と きに High にな り ます。
• 0 : パラ レル データ ス ト リ ームがバイ ト 境界に揃え られて いない
• 1 : パラ レル データ ス ト リ ームがバイ ト 境界に揃え られて いる
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxcommadet_out 出力
カ ンマ ア ラ イ メ ン ト ブ ロ ッ ク でカ ンマが検出 さ れ る と、 ア サー ト されます。 こ の信号は、 FPGA RX イ ン ターフ ェ イ スで カンマが使用可能と なる数サイ クル前にアサー ト されます。
• 0 : カンマは未検出
• 1 : カンマを検出
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rx_disp_err_out 出力
High の場合、 rxdata の対応するバイ ト がデ ィ スパ リ テ ィ エ ラーであ る こ と を示し ます。 ト ラ ンシーバーの rxdisperr ピ ンがこ のポー ト に接続されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rx_not_in_table_out 出力
High の場合、 rxdata の対応するバイ ト が 8B/10B テーブルの 有効なキ ャ ラ ク ターでなかった こ と を示し ます。 ト ラ ンシーバーの rxnotintable ピンがこのポー ト に接続されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
表 2-14 : ト ラ ンシーバーのポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 24PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
gt<lane>_rx_realign_out 出力
カンマ検出および リ ア ラ イ メ ン ト 回路からの信号で、カンマ検出によ って、
シ リ アル データ ス ト リ ーム内のバイ ト ア ラ イ メ ン ト が変更し た こ と を示し ます。
• 0 : バイ ト ア ラ イ メ ン ト に変更な し
• 1 : バイ ト ア ラ イ メ ン ト に変更あ り
ア ラ イ メ ン ト が起こ る と データ の損失や重複が生じ る場合があ り 、 データ エラー (および、 8B/10B デコーダーの使用時は デ ィ スパ リ テ ィ エラー ) が発生する可能性があ り ます。
ト ラ ンシーバーの rxbyterealign ピ ンがこ のポー ト に接続 されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rx_buf_err_out 出力
RX バ ッ フ ァーのス テータ スです。 rxbufstatus[2] が こ の ポー ト に接続されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt0_pll0lock_out、gt0_pll1lock_out 出力
7 シ リ ーズ FPGA GTP ト ラ ンシーバーの COMMON ブロ ッ ク の PLL0LOCK および PLL1LOCK です。 コ アに有効な共有ロ ジ ッ ク が含まれています。
詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt1_pll0lock_out、gt1_pll1lock_out 出力
7 シ リ ーズ FPGA GTP ト ラ ンシーバーの COMMON ブロ ッ ク の PLL0LOCK および PLL1LOCK です。 コ アに有効な共有 ロ ジ ッ ク が含まれてお り 、 コ ア コ ン フ ィ ギュ レーシ ョ ン中に 2 つのク ワ ッ ド が選択されます。
詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_cplllock_out 出力
High の場合、 この PLL 周波数ロ ッ ク信号は、 PLL 周波数があ らかじめ判断し た耐性範囲内であ る こ と を示し ます。こ の条件が満た される まで、ト ラ ンシーバーおよびその ク ロ ッ ク出力は信頼でき ません。
7 シ リ ーズ デバイ スの GTP ト ラ ンシーバーでは使用されませ ん。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参 照し て く ださい。
gt<lane>_txprbsforceerr_in 入力
High に駆動される と、PRBS ト ラ ン ス ミ ッ ターでエラー挿入が 有効にな り ます。アサー ト 中は、出力データ パターンにエラー が挿入されます。txprbssel が 000 に設定されている場合は、 txdata への影響はあ り ません。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txprbssel_in 入力
ト ラ ン ス ミ ッ ター PRBS ジェネレーターのテス ト パターンを 制御し ます。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
表 2-14 : ト ラ ンシーバーのポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 25PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
gt<lane>_txpcsreset_in 入力
TX PCS の リ セ ッ ト に使用し ます。PCS の リ セ ッ ト シーケン ス を開始する ため、 こ のポー ト は High 駆動された後デ ィ アサー ト されます。シーケンシ ャル モード の場合、このポー ト を High 駆動する と TX PCS のみ リ セ ッ ト されます。 デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txpmareset_in 入力
TX PMA の リ セ ッ ト に使用し ます。 TX PMA の リ セ ッ ト シー ケン ス を開始する ため、 こ のポー ト は High 駆動された後デ ィ アサー ト されます。 シーケンシ ャル モー ド の場合、 こ のポー ト を High 駆動する と TX PMA と TX PCS の両方が リ セ ッ ト さ れます。 デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txresetdone_out 出力
GTX/GTH ト ラ ンシーバーの TX が リ セ ッ ト を完了し て使用可 能になる と High にな り ます。gttxreset が High 駆動する と、 こ のポー ト は Low に遷移し、 GTX/GTH ト ラ ンシーバーの TX で txuserrdy 信号の High 駆動が検出される まで High にはな り ません。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_txbufstatus_out 出力
TX バッ フ ァーのステータ スです。
デュ プレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxresetdone_out 出力
GTX/GTH ト ラ ンシーバーの RX が リ セ ッ ト を完了し て使用可 能になる と、 High にな り ます。 シーケンシ ャル モード では、
gtrxreset が High の場合に Low 駆動 し ま す。 ま た、 rxuserrdy が High に遷移する まで High 駆動し ません。 シン グル モー ド では、 RX リ セ ッ ト がアサー ト された場合に Low 駆動し ます。 こ の信号は、 すべての RX リ セ ッ ト がデ ィ アサー ト され、 rxuserrdy がアサー ト される までアサー ト されませ ん。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxbufstatus_out 出力
RX バッ フ ァーのステータ スです。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxlpmhfovrden_in 入力
1'b1 に設定する と、高周波ブース ト が RXLPM_HF_CFG 属性 によ って制御されます。
1'b0 に設定する と、 高周波ブース ト が rxlpmhfhold 信号に よ って制御されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ デバイ スの GTP ト ラ ンシーバーにのみ適 用でき ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
表 2-14 : ト ラ ンシーバーのポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 26PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
gt<lane>_rxlpmreset_in 入力
LPM 回路を リ セ ッ ト し ます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ デバイ スの GTP ト ラ ンシーバーにのみ適 用でき ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxprbserr_out 出力
PRBS エラーが発生し た こ と を示すステータ ス出力です。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxprbssel_in 入力
レシーバーの PRBS チェ ッ カーのテス ト パターンを制御し ま す。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxpcsreset_in 入力
PCS の リ セ ッ ト シーケ ン ス を開始す る ため、 こ のポー ト は High 駆動された後デ ィ アサー ト されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxpmareset_in 入力
RX PMA の リ セ ッ ト シーケン ス を開始する ため、 こ のポー ト は High 駆動された後デ ィ アサー ト されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxpmaresetdone_out 出力
GTH/GTP の RX PMA リ セ ッ ト が完了する と High にな り ます。 gtrxreset ま たは rxpmareset がアサー ト さ れる と、 Low に駆動し ます。 デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能で、 7 シ リ ーズ FPGA GTP および GTH ト ラ ンシーバーに のみ適用で き ます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
gt<lane>_dmonitorout_out 出力
デジ タル モニター出力バスです。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
gt<lane>_rxbufreset_in 入力
RX エラ ステ ィ ッ ク バッ フ ァーの リ セ ッ ト シーケン ス を開始 する ため、 こ のポー ト は High 駆動された後デ ィ アサー ト され ます。 シングル モード またはシーケンシャル モード のいずれ か で rxbufreset を High 駆動す る と RX エ ラ ス テ ィ ッ ク バッ フ ァーのみが リ セ ッ ト されます。
デュ プレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用 可能です。 詳細は、 該当する ト ラ ンシーバーのユーザー ガ イ ド を参照し て く ださい。
注記 :
1. m は、 GTP、 GTX、 または GTH ト ラ ンシーバーの数を表し ています。
2. Vivado IDE で [Additional transceiver control and status ports] チェ ッ ク ボ ッ ク ス をオンにし た場合、7 シ リ ーズおよび Zynq-7000 デ
バイ スのデバッ グ ポー ト が有効にな り ます。
3. <lane> には、 0 から AURORA_LANES までの値が入 り ます。
表 2-14 : ト ラ ンシーバーのポー ト (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 27PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
表 2-15 : UltraScale アーキテ クチャの ト ラ ンシーバー DRP ポー ト (1)
名前 方向 説明
gt<=: lane :>_drpaddr 入力 DRP ア ド レ ス バスです。
gt<=: lane :>_drpen 入力 DRP のイネーブル信号です。
gt<=: lane :>_drpdi 入力FPGA ロ ジ ッ ク か ら ト ラ ンシーバーへコ ン フ ィ ギ ュ レーシ ョ ン データ を書き込むためのデータ バスです。
gt<=: lane :>_drpwe 入力 DRP の書き込みイネーブルです。
gt<=: lane :>_drprdy 出力DRP 書き込み処理が完了し、 読み出しデータが有効であ る こ と を示し ます。
gt<=: lane :>_drpdo 出力ト ラ ンシーバーから FPGA ロ ジ ッ クへコ ンフ ィ ギュ レーシ ョ ン データ を読み出すためのデータ バスです。
gt_cplllock 出力 この PLL 周波数ロ ッ ク信号が High の場合、PLL 周波数があ らかじめ判 断し た耐性範囲内であ る こ と を示し ます。 この条件が満た される まで、ト ラ ンシーバーおよびその ク ロ ッ ク出力は信頼でき ません。
gt_rxdfelpmreset 入力DFE の リ セ ッ ト シーケン ス を開始するために、このポー ト は High 駆動 された後デ ィ アサー ト されます。デュプレ ッ ク スおよび RX のみシンプ レ ッ ク スの場合に利用可能です。
gt_rxlpmen 入力
RX データパス0 : DFE1 : LPM
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxcdrovrden 入力予約済みです。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxcdrhold 入力CDR 制御ループを停止状態に保持し ます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_eyescanreset 入力
EYESCAN の リ セ ッ ト プロセス を開始するため、 このポー ト は High 駆 動された後デ ィ アサー ト されます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_eyescandataerror 出力
COUNT ま たは ARMED ス テー ト の と き に (マ ス ク さ れていない) エ ラーが発生する と、 REC_CLK の 1 サイ クル間 High にな り ます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_eyescantrigger 入力ト リ ガー イベン ト を発生させます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxrate 入力
GTH ト ラ ンシーバー RX で有効な PLL 分周器の値を自動的に変更する ダ イナ ミ ッ ク ピンです。
これらのポー ト は、 PCI® Express やその他の規格で使用されます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxcommadet 出力
カンマ ア ラ イ メ ン ト ブロ ッ ク でカンマが検出される と、 アサー ト され ます。 この信号は、 FPGA RX イ ン ターフ ェ イ スでカンマが使用可能と なる数サイ クル前にアサー ト されます。
0 : カンマは未検出
1 : カンマを検出
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxdisperr 出力RXCTRL1 ポー ト にマ ッ プ されます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
Aurora 8B/10B v10.2 japan.xilinx.com 28PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
gt_rxnotintable 出力RXCTRL3 ポー ト にマ ッ プ されます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxprbserr 出力PRBS エラーが発生し た こ と を示すステータ ス出力です。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxprbssel 入力
レシーバーの PRBS チェ ッ カーのテス ト パターンを制御し ます。 次の 設定のみが有効です。
3’b000 : 標準動作モード (PRBS チェ ッ カーはオフ)3’b001 : PRBS-73’b010 : PRBS-93'b011 : PRBS- 153'b100 : PRBS-233’b101 : PRBS-31
パターンの変更後、RX パターン チェ ッ カーが取得し た リ ン ク を再度確 立でき る よ う に、 RX の リ セ ッ ト (GTRXRESET、 RXPMARESET、 また は RXPCSRESET) も し く は PRBS エ ラ ー カ ウ ン タ ーの リ セ ッ ト (RXPRBSCNTRESET) を実行し ます。
PRBS 以外のパターンに対し てチェ ッ クは実行されません。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxprbscntreset 入力PRBS エラー カ ウ ン ターを リ セ ッ ト し ます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxpcsreset 入力
RX PCS の リ セ ッ ト プロセス を開始するために、 このポー ト は High 駆 動されてその後デ ィ アサー ト されます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxpmareset 入力
RX PMA の リ セ ッ ト プロセス を開始する ために、このポー ト は High 駆 動されてその後デ ィ アサー ト されます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxbufreset 入力
RX エラ ステ ィ ッ ク バッ フ ァーの リ セ ッ ト プロセス を開始する ために、 このポー ト は High 駆動された後デ ィ アサー ト されます。
シングル モード またはシーケンシ ャル モード のいずれかでこのポー ト を High 駆動する と RX エラ ステ ィ ッ ク バッ フ ァーのみが リ セ ッ ト され ます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxresetdone 出力
アサー ト される と、 GTH ト ラ ンシーバー RX が リ セ ッ ト を完了し て使 用可能になった こ と を示す、 ア ク テ ィ ブ High にな り ます。
シーケンシャル モード では、GTRXRESET が High の場合に Low 駆動し ます。 また、 RXUSERRDY が High に遷移する まで High 駆動し ません。 シングル モード では、 RX リ セ ッ ト がアサー ト された場合に Low 駆動 し ま す。 こ の信号は、 すべて の RX リ セ ッ ト がデ ィ ア サー ト さ れ、 RXUSERRDY がアサー ト される までアサー ト されません。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_rxpmaresetdone 出力
RX PMA リ セ ッ ト が完了する と、 ア ク テ ィ ブ High にな り ます。
GTRXRESET または RXPMARESET がアサー ト される と、 Low に駆動し ます。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
表 2-15 : UltraScale アーキテ クチャの ト ラ ンシーバー DRP ポー ト (1) (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 29PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
gt_rxbufstatus 出力
RX バッ フ ァーのステータ スです。
000b : 通常条件
001b : バッ フ ァーのバイ ト 数が CLK_COR_MIN_LAT 未満
010b : バッ フ ァーのバイ ト 数が CLK_COR_MAX_LAT よ り 多い
101b : RX エラ ステ ィ ッ ク バッ フ ァーがアンダーフ ロー
110b : RX エラ ステ ィ ッ ク バッ フ ァーがオーバーフ ロー
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_dmonitorout 出力デジ タル モニター出力バスです。
デュプレ ッ ク スおよび RX のみシンプレ ッ ク スの場合に利用可能です。
gt_txresetdone 出力
GTH ト ラ ンシーバー TX が リ セ ッ ト を完了し て使用可能にな る と ア ク テ ィ ブ High にな り ます。 GTTXRESET が High 駆動する と、 このポー ト は Low に遷移し、 GTH ト ラ ンシーバー TX で TXUSERRDY 信号の High 駆動が検出される まで High にな り ません。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txbufstatus 出力
TXBUFSTATUS は TX バ ッ フ ァ ーま たは TX 非同期ギアボ ッ ク ス のス テータ ス を提供し ます。 TX 非同期ギアボ ッ ク ス使用時のポー ト のス テータ スは次の とお り です。
ビ ッ ト 1 : • 0 : TX 非同期ギアボ ッ ク スの FIFO オーバーフ ローな し
• 1 : TX 非同期ギアボ ッ ク スの FIFO オーバーフ ローが発生
ビ ッ ト 0 : • 0 : TX 非同期ギアボ ッ ク スの FIFO アンダーフ ローな し
• 1 : TX 非同期ギアボ ッ ク スの FIFO アンダーフ ローが発生
ポー ト は High にな る と、 TX 非同期ギアボ ッ ク スが リ セ ッ ト される ま で High が保持されます。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txprbsforceerr 入力
High に駆動される と、PRBS ト ラ ン ス ミ ッ ターでエラー挿入が有効にな り ます。
ア サー ト 中は、 出力デー タ パ タ ー ン に エ ラ ーが挿入 さ れ ま す。 TXPRBSSEL が 4'b0000 に設定されている場合は、 TXDATA への影響 はあ り ません。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txprbssel 入力
ト ラ ン ス ミ ッ ター PRBS ジェネレーターのテス ト パターンを制御し ま す。
4'b0000 : 標準動作モード (テス ト パターン生成はオフ)4'b0001 : PRBS-74'b0010 : PRBS-94'b0011 : PRBS-154'b0100 : PRBS-234'b0101 : PRBS-31
4'b1000 : PCI Express 準拠パターン。内部データ幅が 20 ビ ッ ト および 40 ビ ッ ト のモード の と きにのみ有効。
4'b1001 : 2UI の方形波 (0 と 1 を交互に配列)4'b1010 : 16UI、 20UI、 32UI、 または 40UI の方形波 (内部データ幅に 基づ く )デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
表 2-15 : UltraScale アーキテ クチャの ト ラ ンシーバー DRP ポー ト (1) (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 30PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
ク ロ ッ ク イ ン ターフ ェ イス
このイ ン ターフ ェ イ スは、正しい Aurora 8B/10B コ ア動作を得るのに も重要です。ク ロ ッ ク イ ン ターフ ェ イ スには、 GTP/GTX/GTH ト ラ ンシーバーを駆動する基準ク ロ ッ ク用のポー ト と、 Aurora 8B/10B コ アがアプ リ ケーシ ョ ン ロ ジ ッ ク と共有するパラ レル ク ロ ッ ク用のポー ト があ り ます。
表 2-16 では、 Aurora 8B/10B コアのク ロ ッ ク ポー ト について説明し ています。
gt_txpcsreset 入力
TX PCS の リ セ ッ ト に使用し ます。
PCS の リ セ ッ ト シーケン ス を開始する ため、このポー ト は High 駆動さ れた後デ ィ アサー ト されます。 シーケンシャル モード の場合、
このポー ト を High 駆動する と TX PCS のみ リ セ ッ ト されます。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txpmareset 入力
TX PMA の リ セ ッ ト に使用し ます。
TX PMA の リ セ ッ ト プロセス を開始するため、 このポー ト は High 駆動 された後デ ィ アサー ト されます。
シーケンシャル モード の場合、 こ のポー ト を High 駆動する と TX PMA と TX PCS の両方が リ セ ッ ト されます。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txpostcursor 入力
ト ラ ン ス ミ ッ ターのポス ト カーソ ル TX プ リ エン フ ァ シ ス を指定し ま す。 デフ ォル ト 値はユーザーが指定し ます。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txprecursor 入力
ト ラ ン ス ミ ッ ター プ リ カーソルの TX プ リ エンフ ァ シス レベルを制御 し ます。 デフ ォル ト 値はユーザーが指定し ます。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txdiffctrl 入力ド ラ イバーの強度を制御し ます。デフォル ト 値はユーザーが指定し ます。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
gt_txpolarity 入力
出力データの極性を反転する ために TXPOLARITY を使用し ます。
0 : 反転し ない。 TXP は正、 TXN は負。
1 : 反転する。 TXP は負、 TXN は正。
デュプレ ッ ク スおよび TX のみシンプレ ッ ク スの場合に利用可能です。
1. これらのデバッ グ ポー ト の詳細は、 『UltraScale FPGA GTH ト ラ ンシーバー ユーザー ガイ ド』 (UG576) [参照 1] を参照し て く だ
さい。
表 2-15 : UltraScale アーキテ クチャの ト ラ ンシーバー DRP ポー ト (1) (続き)
名前 方向 説明
Aurora 8B/10B v10.2 japan.xilinx.com 31PG046 2014 年 4 月 2 日
第 2 章 : 製品仕様
ク ロ ッ ク補正イ ン ターフ ェ イス
このイ ン ターフ ェ イ スは、データ を送信するモジュールに含まれていて、ク ロ ッ ク補正の管理に使用されます。do_ccポー ト が High に駆動される たびに、 コ アはデータのフ ローおよびフ ロー制御 メ ッ セージを停止し、 その後に ク ロ ッ ク補正シーケン ス を送信し ます。 UFC や NFC があ るモジ ュールでは、 warn_cc ポー ト によ って UFC メ ッ セージ と ク ロ ッ ク補正 (CC) シーケン スの衝突を防ぐ こ と ができ ます。 各 Aurora 8B/10B コ アには、 『Aurora 8B/10B Protocol 仕 様 v2.2』 (SP002) [参照 4] に従って、 ク ロ ッ ク補正イ ン ターフ ェ イ スの駆動に使用される ク ロ ッ ク補正管理モジュール があ り ます。 チャネルの両側で同じ物理ク ロ ッ ク を使用する場合、warn_cc と do_cc を Low に接続し、 ク ロ ッ ク補 正機能を イ ンプ リ メ ン ト する必要はあ り ません。 ク ロ ッ ク補正イ ン ターフ ェ イ ス を無効にする場合の詳細は、 第 4 章 の 「ホ ッ ト プラ グ ロ ジ ッ ク」 を参照し て く ださい。
表 2-17 では、 ク ロ ッ ク補正イ ン ターフ ェ イ ス ポー ト の機能について説明し ています。
詳細は、 43 ページの 「ク ロ ッ ク補正イ ン ターフ ェ イ ス」 を参照し て く ださい。
表 2-16 : Aurora 8B/10B コアのク ロ ッ ク ポー ト
ク ロ ッ ク ポー ト 方向 説明
pll_not_locked 入力
Aurora 8B/10B コ ア用の ク ロ ッ ク 信号の生成に PLL を使用す る 場 合、 pll_not_locked 信号を PLL の反転された ロ ッ ク信号に接続 する必要があ り ます。 Aurora 8B/10B コ アで提供さ れている ク ロ ッ ク モジ ュールは、 ク ロ ッ ク の分周に PLL を使用し ます。 ク ロ ッ ク モジュールからの pll_not_locked 信号は、Aurora 8B/10B コ アの pll_not_locked 信号に接続する必要があ り ます。 Aurora 8B/10B コ ア 用の ク ロ ッ ク 信号の生成に PLL を 使用 し な い場合は、 pll_not_locked をグ ラ ン ド に接続し て く ださい。
user_clk 入力
Aurora 8B/10B コ ア と ユーザー アプ リ ケーシ ョ ンで共有されるパラ レ ル ク ロ ッ ク です。 Aurora 8B/10B コ ア では、 user_clk と sync_clk は PLL ま たは BUFG の出力 と な り 、 こ れ ら の入力は tx_out_clk か ら 派生 し ま す。 こ れ ら の ク ロ ッ ク 生成は、 <component name>_clock_module フ ァ イ ルで対応 し ま す。 user_clk は txusrclk2 と し て ト ラ ンシーバーへ入力されます。詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
sync_clk 入力
Aurora 8B/10B コ アの GTP/GTX/GTH ト ラ ンシーバーの内部同期ロ ジ ッ ク で使用されるパラ レル ク ロ ッ ク です。 txusrclk は sync_clk と し て ト ラ ン シーバーへ入力 さ れます。 詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。
gt_refclk 入力
gt_refclk (clkp/clkn) ポー ト は、 オシレーターで生成された 専用外部ク ロ ッ ク です。 こ の ク ロ ッ クは、 IBUFDS を介し て供給さ れます。オシレーター数を削減する ため、GTP/GTX/GTH ト ラ ンシー バー アーキテ ク チャには、 clkp/clkn を使用する上下の ク ロ ッ ク 配線マ ト リ ク スがあ り ます。
表 2-17 : ク ロ ッ ク補正 I/O ポー ト
名前 方向 説明
do_cc 入力こ の信号がアサー ト されている場合、Aurora 8B/10B コ アはすべてのク ロ ッ ク サ イ ク ルですべての レーンに CC シーケ ン ス を送信 し ます。 CC モジ ュ ールの do_cc 出力に接続し ます、
warn_cc 入力こ の信号がアサー ト されている場合、 Aurora 8B/10B コ アは UFC リ ク エス ト を 肯定応答し ません。 これは、 UFC メ ッ セージが CC イベン ト に接近し て開始す る こ と を防ぎます。 CC モジ ュールの warn_cc 出力に接続し ます、
Aurora 8B/10B v10.2 japan.xilinx.com 32PG046 2014 年 4 月 2 日
第 3 章
コアを使用するデザイ ンこの章では、 コ アを使用し てよ り 簡単に設計するためのガイ ド ラ イ ンおよび追加情報を紹介し ます。
一般的なデザイ ン ガイ ド ラ イ ンこのセ ク シ ョ ンでは、 ユーザー アプ リ ケーシ ョ ン ロ ジ ッ ク を使用し て完全に機能するデザイ ン と し て Aurora 8B/10B コ アを設計する手順を説明し ます。 こ こ に記載するすべての設計手順がすべてのイ ンプ リ メ ンテーシ ョ ンで必要と は限 り ません。 このマニュ アルのロ ジ ッ ク デザイ ン ガイ ド ラ イ ンに注意深 く 従って く ださい。
ス ターテ ィ ング ポイ ン ト と し てサンプル デザイ ンを使用 作成する Aurora 8B/10B コ アの各イ ン ス タ ン スは、 シ ミ ュ レーシ ョ ンや FPGA に実装可能なサンプル デザイ ンを使用 し て構築し ます。 サンプル デザイ ンは、 独自デザイ ンを構築する ためのス ターテ ィ ング ポイ ン ト と し て使用し た り 、 必要に応じ てユーザー アプ リ ケーシ ョ ンの問題を解決する ために使用でき ます。
難易度を把握
Aurora 8B/10B コ ア デザイ ンは、 どのテ ク ノ ロ ジにイ ンプ リ メ ン ト する場合でも困難であ り 、 その難易度は次の要素 によ って異な り ます。
• 大システム ク ロ ッ ク周波数
• ターゲ ッ ト デバイ ス アーキテ クチャ
• ユーザー アプ リ ケーシ ョ ンの性質
すべての Aurora 8B/10B コ アのイ ンプ リ メ ンテーシ ョ ンでは、 システム性能の要件に注意を払 う 必要があ り ます。 パ イプラ イ ン処理、 ロ ジ ッ ク マ ッ プ、 配置制約、 およびロ ジ ッ ク複製は、 システム性能を向上させる 適な手段です。
レジス タの使用
FPGA デザイ ンのタ イ ミ ングをシンプルにし た り 、 システム性能を向上させるには、 ユーザー アプ リ ケーシ ョ ン と コ ア間のすべての入力 と出力にレジス タ を使用し て く ださい。つま り 、ユーザー アプ リ ケーシ ョ ンからのすべての入力 と 出力はフ リ ッ プフ ロ ッ プを介すこ と にな り ます。 信号のレジ ス タへの格納はすべてのパスで可能 と は限 り ませんが、そ う する こ と によ って タ イ ミ ング解析が容易にな り 、 またザイ リ ン ク ス ツールでのデザイ ンの配置配線も容易に な り ます。
タ イ ミ ング ク リ テ ィ カルな信号を認識
コ アのサンプル デザイ ンに付属する XDC フ ァ イルは、 ク リ テ ィ カルな信号を識別し て適用すべき タ イ ミ ング制約を 特定するのに役立ちます。
Aurora 8B/10B v10.2 japan.xilinx.com 33PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
サポー ト されているデザイ ン フ ローを使用
コ アはソース コー ド と し て提供され、 Vivado® 合成ツールをサポー ト し ています。 ス ク リ プ ト は提供されていませ ん。 その他の合成ツールを使用する こ と も可能です。
許可された変更のみ実行
Aurora 8B/10B コ アはユーザーが変更を加え る こ と ができ ません。 変更を加え る と システムのタ イ ミ ングやプロ ト コ ル適合性に悪影響を与え る 可能性があ り ます。 Vivado 統合設計環境 (IDE) のオプシ ョ ン選択を使用 し て、 Aurora 8B/10B コ アのサポー ト されたユーザー コ ンフ ィ ギュ レーシ ョ ンのみ利用でき ます。
共有ロジ ッ クコ アのバージ ョ ン 9.1 までは、 RTL 階層が固定されていま し た。 こ のため、 共有可能な ク ロ ッ キングや リ セ ッ ト ロ ジ ッ クはコ アのサンプル デザイ ンから抽出し てか ら コ アの単一/複数イ ン ス タ ン スで使用する必要があ り 、 難点があ り ま し た。
共有ロ ジ ッ クは、 よ り 柔軟なアーキテ クチャ を提供する新しい機能であ り 、 ス タ ン ド ア ロ ン コ ア と し て、 または 1 つ 以上のイ ン ス タ ン ス を含むよ り 大規模なデザイ ンの一部 と し て使用されます。 こ の機能は、 必要な HDL の変更を 小限に抑え る と同時に、 多 く の使用ケースに対応でき る柔軟性を備えています。
新しい階層レベルは、 <component_name>_support と呼ばれています。 図 3-1 および図 3-2 に、 共有ロ ジ ッ ク ブロ ッ ク がコ アまたはサンプル デザイ ンに含まれる 2 つの階層を示し ます。図中の <component_name> には生成された コ アの 名前が入 り ます。 こ の 2 つの階層の違いは、 コ アの境界線です。 これは、 Vivado IDE の [Shared Logic] を使用し て指 定し ます (図 5-3 参照)。X-Ref Target - Figure 3-1
図 3-1 : コアに含まれた共有ロジ ッ ク
Aurora 8B/10B v10.2 japan.xilinx.com 34PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
注記 : 図 3-1 と図 3-2 のグレー表示されたブロ ッ クは IP コ アを示し ています。
共有ロ ジ ッ ク のコ ンテン ツは、 物理イ ン ターフ ェ イ ス と ターゲ ッ ト デバイ スによ って異な り ます。 共有ロ ジ ッ ク に は、 GT 差動バ ッ フ ァ ー イ ン ス タ ン ス (IBUFDS_GTE2)、 サ ポー ト リ セ ッ ト ロ ジ ッ ク、 お よ び <=:USER_COMPONENT_NAME:>_CLOCK_MODULE のイ ン ス タ ンシエーシ ョ ンが含まれます。 これらのブロ ッ ク の ほかに、 ト ラ ンシーバーの COMMON ブロ ッ ク イ ン ス タ ン ス も含まれます。 ト ラ ンシーバーの COMMON ブロ ッ ク は、 選択し た ト ラ ンシーバーの種類に基づいて イ ン ス タ ンシエー ト さ れ、 7 シ リ ーズ FPGA の GTP、 GTX、 および GTH ト ラ ンシーバーの場合は、 GTPE2_COMMON、 GTXE2_COMMON、 および GTHE2_COMMON がそれぞれイ ン ス タ ンシエー ト されます。 サポー ト リ セ ッ ト ロ ジ ッ ク には、reset および gt_reset ポー ト 用のデバウ ン ス ロ ジ ッ ク が含まれます。
注記 : Aurora 8B/10B コ アは CPLL を使用し、 QPLL (つま り GTXE2_COMMON/GTHE2_COMMON) は使用し ません。 QPLL は、 Zynq®-7000 および 7 シ リ ーズ デバイ スで用いられるため、 その他のザイ リ ン ク ス シ リ アル コネ ク テ ィ ビ テ ィ コ ア と の一様性を保つために共有ロ ジ ッ ク にイ ン ス タ ンシエー ト されます。
次の表は、 共有されている リ ソース をフ ァ ミ リ 別に示し ています。
X-Ref Target - Figure 3-2
図 3-2 : サンプル デザイ ンに含まれた共有ロジ ッ ク
表 3-1 : 各フ ァ ミ リ で共有されている リ ソース
Aurora IP コ アで使用されるト ラ ンシーバーの種類
リ ソース 備考
2 バイ ト モード の Zynq-7000 および 7 シ リ ー ズ デバイ スの GTP ト ラ ン シーバー
ト ラ ンシーバーの基準ク ロ ッ ク用の IBUFDS_GTE2、
ト ラ ンシーバーのク ロ ッ キング用の GTPE2_COMMON、 ク ロ ッ キング用の BUFG、 init_clk 用の IBUFDS
4 バイ ト モード の Zynq-7000 および 7 シ リ ー ズ デバイ スの GTP ト ラ ン シーバー
ト ラ ンシーバーの基準ク ロ ッ ク用の IBUFDS_GTE2、 ト ラ ンシーバーのク ロ ッ キング用の GTPE2_COMMON、
ク ロ ッ キング用の MMCM と 2 つの BUFG、
init_clk 用の IBUFDS
Aurora 8B/10B v10.2 japan.xilinx.com 35PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
次の表では、 [Shared Logic] によ るポー ト 変更の詳細を説明し ています。
Zynq-7000 および 7 シ リ ー ズ デバイ スの GTX ト ラ ン シーバー
ト ラ ンシーバーの基準ク ロ ッ ク用の IBUFDS_GTE2、
GTX ト ラ ンシーバーのク ロ ッ キング用の E2_COMMON、
ク ロ ッ キング用の BUFG、
init_clk 用の IBUFDS
GTXE2_COMMONは使用されません。
Zynq-7000 および 7 シ リ ー ズ デバイ スの GTH ト ラ ン シーバー
ト ラ ンシーバーの基準ク ロ ッ ク用の IBUFDS_GTE2、
GTH ト ラ ンシーバーのク ロ ッ キング用の E2_COMMON、
ク ロ ッ キング用の BUFG、
init_clk 用の IBUFDS
GTHE2_COMMONは使用されません。
UltraScale の GTH ト ラ ン シーバー
ト ラ ンシーバーの基準ク ロ ッ ク用の IBUFDS_GTE3、
ク ロ ッ キング用の BUFG_GT
表 3-2 : [Shared Logic] によるポー ト 変更
名前 方向 説明 備考
gt_refclk1_pgt_refclk1_n 入力 ト ラ ンシーバーの基準ク ロ ッ ク 1
共有ロ ジ ッ クがサンプル デザイ ン内 に含まれる場合に有効にな り ます。
gt_refclk2_pgt_refclk2_n 入力 ト ラ ンシーバーの基準ク ロ ッ ク 2
共有ロ ジ ッ クがサンプル デザイ ン内 に含まれる場合に有効にな り ます。
gt_refclk1_out 出力ト ラ ンシーバーの基準 ク ロ ッ ク 1 用 の IBUFDS_GTE2 の出力
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
gt_refclk2_out 出力ト ラ ンシーバーの基準 ク ロ ッ ク 2 用 の IBUFDS_GTE2 の出力
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
user_clk_out 出力Aurora 8B1/0B コ アで共有されるパラ レル ク ロ ッ ク
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
sync_clk_out 出力Artix®-7 デバ イ ス GTP ト ラ ン シー バー デザイ ン用の txusrclk
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
sys_reset_out 出力reset ポー ト 用デバウ ン ス ロ ジ ッ ク の出力
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
gt_reset_out 出力gt_reset ポー ト 用デバ ウ ン ス ロ ジ ッ ク の出力
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
init_clk_pinit_clk_n 入力
フ リ ーラ ンニングのシス テム/ボー ドク ロ ッ ク
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
init_clk_out 出力システム ク ロ ッ ク の差動バ ッ フ ァー の出力
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。
gt0_pll0refclklost_outgt1_pll0refclklost_out 出力
GTPE2_COMMON の refclklost ポー ト を示す
[Include Shared Logic in Core] がオ ン の 場合 に 有効 に な り ま す。 Artix-7FPGA GTP ト ラ ンシーバー デザイ ン に適用されます。
quad1_common_lock_outquad2_common_lock_out 出力
GTPE2_COMMON の PLL がロ ッ ク を 達成し た こ と を示す
[Include Shared Logic in Core] がオ ン の 場合 に 有効 に な り ま す。 Artix-7FPGA GTP ト ラ ンシーバー デザイ ン に適用されます。
表 3-1 : 各フ ァ ミ リ で共有されている リ ソース (続き)
Aurora IP コ アで使用されるト ラ ンシーバーの種類
リ ソース 備考
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第 3 章 : コ アを使用するデザイ ン
注記 : <quad> は 1 から 12 までの ト ラ ンシーバーのク ワ ッ ド を表し ます。
gt_refclk1_out 信号 と gt_refclk2_out 信号は、 デザイ ン内のほかの ト ラ ンシーバー と 共有でき、 コネ ク テ ィ ビテ ィ および ト ラ ンシーバー ク ワ ッ ド の近接性に関し ては ト ラ ンシーバーの ク ロ ッ キング ガ イ ド ラ イ ンに従って く ださい。
Artix®-7 デバイ ス デザイ ンの GTPE2_COMMON はこ のコ アで使用され、 同じ ク ワ ッ ド に属する別のコ ア と共有でき ます。 init_clk_out ク ロ ッ クは、 システム内のほかのコ アで使用でき ます。 user_clk_out は、 サンプル デザイ ンのモジュールで使用する必要があ り ます (frame_gen、 frame_check、 および standard_cc_module)。
gt0_pll0outclk_outgt0_pll1outclk_outgt0_pll0outrefclk_outgt0_pll1outrefclk_outgt1_pll0outclk_outgt1_pll1outclk_outgt1_pll0outrefclk_outgt1_pll1outrefclk_out
出力GTPE2_COMMON で生成 さ れ る ク ロ ッ ク出力
[Include Shared Logic in Core] がオ ン の 場合 に 有効 に な り ま す。 Artix-7FPGA GTP ト ラ ンシーバー デザイ ン に適用されます。
gt<quad>_qplllock_out 出力
GTXE2_COMMON/GTHE2_COMMON の PLL がロ ッ ク を達成し た こ と を 示す
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー デ ザ イ ン に適用 さ れ ま す。 こ れ ら のポー ト は、 Vivado Design Suite でコ ア コ ン フ ィ ギ ュ レーシ ョ ン中に Vivado IDE で選択し て ク ワ ッ ド ご と に有効 化されます。
gt<quad>_qpllrefclklost_out 出力
G T X E 2 _ C O M M O N / G T H E 2 _COMMON の refclklost ポー ト を 示す
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー デ ザ イ ン に適用 さ れ ま す。 こ れ ら のポー ト は、 Vivado Design Suite でコ ア コ ン フ ィ ギ ュ レーシ ョ ン中に Vivado IDE で選択し て ク ワ ッ ド ご と に有効 化されます。
gt_qpllclk_quad<quad>_outgt_qpllclk_quad<quad>_out 出力
G T X E 2 _ C O M M O N / G T H E 2 _COMMON で生成される ク ロ ッ ク出力
[Include Shared Logic in Core] がオ ン の場合に有効にな り ます。7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー デ ザ イ ン に適用 さ れ ま す。 こ れ ら のポー ト は、 Vivado Design Suite でコ ア コ ン フ ィ ギ ュ レーシ ョ ン中に Vivado IDE で選択し て ク ワ ッ ド ご と に有効 化されます。
表 3-2 : [Shared Logic] によるポー ト 変更 (続き)
名前 方向 説明 備考
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第 3 章 : コ アを使用するデザイ ン
シ リ アル ト ラ ンシーバーの基準ク ロ ッ ク イ ン ターフ ェ イス
機能の説明
Aurora 8B/10B コ アを正常に動作させるには、 良のク ロ ッ キングが不可欠です。 コ アは、 GTP/GTX/GTH ト ラ ンシー バーの高速 TX ク ロ ッ クおよびク ロ ッ ク リ カバ リ 回路を駆動するために、高品質で低ジ ッ ターの基準ク ロ ッ ク が必要 です。 また、 ユーザー アプ リ ケーシ ョ ン と の同期動作のために、 1 つ以上の周波数ロ ッ ク されたパラ レル ク ロ ッ ク が 必要です。
UltraScale™、 7 シ リ ーズ、 および Zynq-7000 デバイ スには、 1 つの ク ワ ッ ド に 4 つの GTP/GTX/GTH ト ラ ンシーバー があ り ます。 UltraScale デバイ スの GTH ト ラ ンシーバーは、 各 ト ラ ンシーバーに 1 つの CPLL (Channel PLL) を備え、 各ク ワ ッ ド に 2 つの QPLL (Quad PLL) を備えています。 Zynq-7000、 Virtex-7、 および Kintex-7 デバイ スの GTX/GTH ト ラ ンシーバーは、各 ト ラ ンシーバーに 1 つのチャネル CPLL (Channel PLL) を備え、各ク ワ ッ ド に 1 つの QPLL (Quad PLL) を備えています。 Artix-7 FPGA の GTP ト ラ ンシーバーは、 各ク ワ ッ ド に 2 つの PLL (PLL0 および PLL1) を備え てお り 、 コ アは Artix-7 デバイ スの場合 PLL0 を コ ン フ ィ ギ ュ レーシ ョ ン し ます。 UltraScale、 Virtex-7、 Kintex-7、 お よび Zynq®-7000 フ ァ ミ リ デザイ ンの場合、 Aurora 8B/10B コ アは CPLL を コ ンフ ィ ギュ レーシ ョ ン し ます。
各 Aurora 8B/10B コ アは、aurora_example と い う デザイ ンを含む <component name>_example デ ィ レ ク ト リ に生成 されます。 このサンプル デザイ ンは生成された Aurora 8B/10B コ アを イ ン ス タ ンシエー ト する こ と で、 コ アで有効な ク ロ ッ ク コ ンフ ィ ギ ュ レーシ ョ ンを実証し ます。 Aurora コ アを初めて使用する場合は、 サンプル デザイ ンを検証し て、 ク ロ ッ ク イ ン ターフ ェ イ ス を接続する際のテンプレー ト と し て使用し て く ださい。
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第 3 章 : コ アを使用するデザイ ン
Aurora コ アのク ロ ッ ク イ ン ターフ ェ イス ポー ト
ク ロ ッ ク イ ン ターフ ェ イ スにおける ト ラ ンシーバーのポー ト については、 32 ページの表 2-16 を参照し て く ださい。
X-Ref Target - Figure 3-3
図 3-3 : 最上位のク ロ ッキング
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第 3 章 : コ アを使用するデザイ ン
Virtex-7 および Kintex-7 FPGA デザイ ンでの隣接する GTX/GTH ト ラ ンシーバーからのク ロ ッ キング
ザイ リ ン ク スのイ ンプ リ メ ンテーシ ョ ン ツールは、 上下配線への必要な調整を行い (41 ページの図 3-4)、 また必要に 応じ て GTXE2/GTHE2 ト ラ ンシーバー ク ロ ッ ク入力へのピンを切 り 替えて別のク ワ ッ ドへク ロ ッ ク を配線し ます。
重要 : 基準ク ロ ッ ク を共有する場合、 こ のよ う な コ ンフ ィ ギ ュ レーシ ョ ンで発生するジ ッ ターを高速デザイ ンのジ ッ ター マージン要件内に抑え るには、 次の規則に従 う 必要があ り ます。
• ソース と なっている ク ワ ッ ド の上にあ る GTX/GTH ト ラ ンシーバー ク ワ ッ ド の数は 大 1 つまでです。
• ソース と なっている ク ワ ッ ド の下にあ る GTX/GTH ト ラ ンシーバー ク ワ ッ ド の数は 大 1 つまでです。
• 外部ク ロ ッ ク ピン ペア (mgtrefclkn/mgtrefclkp) を ク ロ ッ ク ソース とする GTX/GTH ト ラ ンシーバのク ワ ッ ド の合計数は 大 3 つまで ( 大 12 GTXE2_CHANNEL/GTHE2_CHANNEL ト ラ ンシーバーまで) です。
1 組の ク ロ ッ ク ピ ン ペアでは、 大 12 の GTX/GTH ト ラ ンシーバーへク ロ ッ ク を供給でき ます。 13 以上の ト ラ ン シーバーを使用するデザイ ンでは、複数の外部ク ロ ッ ク ピンを使用し てジ ッ ター制御の規則を確実に満たすよ う にし て く ださい。複数のク ロ ッ ク ピンを使用する場合、 これらのピンは外部バッ フ ァーを使用し て同じオシレーターから 駆動でき ます。
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第 3 章 : コ アを使用するデザイ ン
X-Ref Target - Figure 3-4
図 3-4 : Virtex-7 および Kintex-7 FPGA での上下配線への調整
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第 3 章 : コ アを使用するデザイ ン
UltraScale FPGA デザイ ンでの隣接する GTH ト ラ ンシーバーからのク ロ ッ キング
ザイ リ ン ク スのイ ンプ リ メ ンテーシ ョ ン ツールは、 上下配線への必要な調整を行い、 また必要に応じ て GTHE3 ト ラ ンシーバー ク ロ ッ ク入力へのピンを切 り 替えて別のク ワ ッ ドへク ロ ッ ク を配線し ます。
1 組の ク ロ ッ ク ピン ペアでは、 大 20 の GTH ト ラ ンシーバーへク ロ ッ ク を供給でき ます。
重要 : 基準ク ロ ッ ク を共有する場合、 こ のよ う な コ ンフ ィ ギ ュ レーシ ョ ンで発生するジ ッ ターを高速デザイ ンのジ ッ ター マージン要件内に抑え るには、 次の規則に従 う 必要があ り ます。
ソース と なっている ク ワ ッ ド の上にあ る GTH ト ラ ンシーバー ク ワ ッ ド の数は 大 2 つまでです。 ソース と なっている ク ワ ッ ド の下にあ る GTX /GTH ト ラ ンシーバー ク ワ ッ ド の数は 大 2 つまでです。
GTP/GTX/GTH ト ラ ンシーバー デザイ ンのク ロ ッ ク レー ト
GTP/GTX/GTH ト ラ ンシーバーは、 広範なシ リ アル レー ト をサポー ト し ます。 特定ラ イ ン レー ト 用に Aurora 8B/10B コ アの GTP/GTX/GTH ト ラ ンシーバーを コ ンフ ィ ギ ュ レーシ ョ ンするために使用する属性は、シ ミ ュ レーシ ョ ン用の <component name>_gt モジュール内に保管されています。これらの属性は、Vivado IDE のコ ンフ ィ ギュ レーシ ョ ン ウ ィ ン ド ウでコ ア用に選択された ラ イ ン レー ト と基準ク ロ ッ ク に基づいて、 IP カ タ ロ グで自動的に設定されます。
重要 : これらの属性を手動で変更する こ と は推奨し ていませんが、『UltraScale FPGA GTH ト ラ ンシーバー ユーザー ガ イ ド』 (UG576) [参照 1] および 『7 シ リ ーズ FPGA GTX/GTH ト ラ ンシーバー ユーザー ガ イ ド 』 (UG476) [参照 3]の 「チェ ッ ク内容」 に従って変更でき ます。
ク ロ ッ ク補正
ク ロ ッ ク補正は、 Aurora 8B/10B チャネルの両側で使用される基準ク ロ ッ ク周波数を ±100ppm の精度で補正する機能 です。 こ の機能は、 チャネルで接続された各デバイ スに独立し た基準ク ロ ッ ク ソース を使用し、 データの送受信に同 じ user_clk を使用する システムで使用されます。
Aurora 8B/10B コ アの ク ロ ッ ク補正イ ン ターフ ェ イ スによ って、 コ アのク ロ ッ ク補正機能全体が完全に制御されます。 標準のク ロ ッ ク補正モジュールはコ ア と共に生成され、 独立し た基準ク ロ ッ ク ソース を使用し て Aurora 8B/10B 準拠 のク ロ ッ ク補正機能をシステムに提供し ます。特殊な ク ロ ッ ク補正要件があ る場合は、 カス タ ム ロ ジ ッ ク を使用し て イ ン ターフ ェ イ ス を駆動でき ます。チャネルの両側に対し て同じ基準ク ロ ッ ク ソースが使用される場合は、 イ ン ター フ ェ イ ス をグ ラ ン ド に接続し て ク ロ ッ ク補正機能を無効にでき ます。
Aurora 8B/10B v10.2 japan.xilinx.com 42PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
ク ロ ッ ク補正イ ン ターフ ェ イス
すべての Aurora 8B/10B コ アには、 ク ロ ッ ク補正シーケン スの伝送を制御する ク ロ ッ ク補正イ ン ターフ ェ イ スがあ り ます。
図 3-6 および図 3-7 は、 ク ロ ッ ク補正信号の動作を示し ています。
X-Ref Target - Figure 3-5
図 3-5 : 最上位のク ロ ッ ク補正
X-Ref Target - Figure 3-6
図 3-6 : ク ロ ッ ク補正シーケンスが挿入されるス ト リー ミ ング データ
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第 3 章 : コ アを使用するデザイ ン
Aurora 8B/10B プロ ト コルは、Aurora 8B/10B チャネルの各側における基準ク ロ ッ ク の差を ± 100ppm 以内にする ク ロ ッ ク補正 メ カニズムを規定し ています。 Aurora 8B/10B 準拠の ク ロ ッ ク補正機能を実行するには、 すべての ク ロ ッ ク補 正周期で do_cc を数サイ クル間アサー ト する必要があ り ます。 do_cc がアサー ト される時間と、 アサー ト 間の時間 は、 ト ラ ンシーバー データ イ ン ターフ ェ イ スの幅に基づいて決定されます。 do_cc がアサー ト されている間、 TX と接続するモジュールのユーザー イ ン ターフ ェ イ ス上で s_axi_tx_tready がデ ィ アサー ト される と、 チャネル はク ロ ッ ク補正シーケン ス を送信する ために使用されます。 表 3-3 に、 2 バイ ト 幅と 4 バイ ト 幅レーンで必要な期間 およびサイ クル数を示し ます。
warn_cc 信号は、 ユーザー フ ロー制御 (UFC) やネ イ テ ィ ブ フ ロー制御 (NFC) 機能を備えた コ アで使用さ れます。 do_cc がアサー ト さ れる前に こ の信号がアサー ト さ れる こ と に よ って、 UFC イ ン ターフ ェ イ スが ク ロ ッ ク コ レ ク シ ョ ン シーケン スの間近に肯定応答し た り 、UFC メ ッ セージを送信する こ と を回避でき ます。CC シーケン ス と UFC メ ッ セージが重複する とデータが破損するため、 この予防策は不可欠です。 16 バイ ト UFC メ ッ セージがク ロ ッ ク補 正シーケン スに重なる こ と を回避するために必要なルッ ク アヘッ ド サイ クル数は、チャネル内のレーン数や各レーン の幅によ って異な り ます。 表 3-4 に、 レーン幅、 チャネル幅、 大 UFC メ ッ セージ サイ ズの各組み合わせで必要な ルッ ク アヘッ ド サイ クル数を示し ます。
X-Ref Target - Figure 3-7
図 3-7 : ク ロ ッ ク補正によ って中断されるデータ受信
表 3-3 : ク ロ ッ ク補正サイ クル
レーン幅DO_CC 間の USER_CLK サイ クル数 DO_CC の期間
(USER_CLK サイ クル)
2 5000 6
4 2500 3
表 3-4 : ルッ クアヘ ッ ド サイ クル数
データ イ ン ターフ ェ イス幅 UFC メ ッ セージ サイズ WARN_CC ルッ クアヘ ッ ド
2 2 3
2 4 4
2 6 5
2 8 6
2 10 7
2 12 8
2 14 9
2 16 10
4 2–4 3
4 6–8 4
4 10–12 5
4 14–16 6
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第 3 章 : コ アを使用するデザイ ン
ネイ テ ィ ブ フ ロー制御 メ ッ セージの リ ク エス ト は、warn_cc 信号および do_cc 信号がアサー ト されている間は肯定 応答されません。 これによ って、 NFC メ ッ セージ と ク ロ ッ ク補正シーケン スの重複が回避されます。
Aurora 8B/10B コ アの適合性を容易にする ために、Vivado 設計ツールで各 Aurora 8B/10B コ アが生成される と同時に標 準の ク ロ ッ ク補正 (CC) モジ ュールが cc_manager サブデ ィ レ ク ト リ に生成さ れます。 こ のモジ ュールは、 do_cc ポー ト に自動的にパルス を生成し て Aurora 8B/10B 準拠のク ロ ッ ク補正シーケン ス を生成し、warn_cc ポー ト には早 期にパルス を生成し て 大サイ ズの UFC メ ッ セージにおける UFC 競合を回避し ます。 こ のモジ ュールは、 特殊な場 合を除いて常に Aurora 8B/10B モジ ュールの ク ロ ッ ク補正ポー ト に接続する必要があ り ます。 表 3-5 では標準 CC モ ジュールのポー ト について説明し ています。
Aurora 8B/10B チャネルの両側が同じ ク ロ ッ ク で駆動されている場合 (44 ページの図 3-7 参照)、 モジ ュールの両側で 基準ク ロ ッ ク周波数がロ ッ ク されるため、 ク ロ ッ ク補正は必要あ り ません。 この場合、 warn_cc と do_cc はグ ラ ン ド に接続し て く ださい。 さ らに、 コ アの ト ラ ンシーバー イ ン ターフ ェ イ ス モジ ュールで clk_correct_use 属性を FALSE に設定でき ます。 これによ って、 シングル レーン モジュールの場合にはレ イ テンシを低減でき ます。
その他、 標準の ク ロ ッ ク補正モジ ュールが適合し ない特殊な例があ り ます。 そのよ う な場合は do_cc ポー ト を使用 し て、特定チャネルの要件を満たすために任意のタ イ ミ ング と長さ でク ロ ッ ク補正シーケン ス を送信する こ と ができます。 こ の機能の も一般的な用法は、 フ レームの外、 そし てデータ フ ローを中断し ないよ う にス ト リ ーム中の特定 時に、 ク ロ ッ ク補正イベン ト を生じ させる よ う スケジュー リ ングする こ と です。
重要 : 一般的に ク ロ ッ ク補正ロ ジ ッ ク をカス タマイ ズする こ と は推奨し ていませんが、カス タマイ ズが必要な場合は、 詳しい解析 と テス ト を実施し て次のガイ ド ラ イ ンに従って注意深 く 設計する必要があ り ます。
• ク ロ ッ ク補正シーケン スは、すべてのレシーバーで確実に認識される よ う に少な く と も 2 サイ クル間アサー ト す る必要があ り ます。
• 使用する ク ロ ッ ク周波数の 大差を十分補正でき る期間 と周期が選択されている必要があ り ます。
6 2–6 3
6 8–12 4
6 14–16 5
8 2–8 3
8 10–16 4
10 2–10 3
10 12–16 4
12 2–12 3
12 14–16 4
14 2–14 3
14 16 4
≥16 2–16 3
表 3-5 : 標準の CC モジュールの I/O ポー ト
名前 方向 説明
warn_cc 出力 UFC を使用する場合は、 Aurora 8B/10B コ アの warn_cc 入力へ接続し ます。
do_cc 出力 Aurora 8B/10B コ アの warn_cc 入力へ接続し ます。
channel_up 入力フルデュプレ ッ ク ス コ アの channel_up 出力へ、またはシンプレ ッ ク ス TX ポー ト の tx_channel_up 出力へ接続し ます。
表 3-4 : ルッ クアヘ ッ ド サイ クル数 (続き)
データ イ ン ターフ ェ イス幅 UFC メ ッ セージ サイズ WARN_CC ルッ クアヘ ッ ド
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第 3 章 : コ アを使用するデザイ ン
• 8 サイ クル間に複数の ク ロ ッ ク コ レ ク シ ョ ン シーケン ス を続けて実行し ないで く ださい。
• 12 サイ クルよ り 長いア イ ド ル シーケン ス を CC シーケン スに置き換え る と、 EMI を低減でき ます。
• DO_CC は、 lane_up が終了する まで有効にな り ません。 つま り 初期化中はク ロ ッ ク補正を実行でき ないため、 lane_up の直後に do_cc をアサー ト する必要があ り ます。
ユーザー データ イ ン ターフ ェ イスAurora 8B/10B コ アは、フ レー ミ ングまたはス ト リ ー ミ ング ユーザー データ イ ン ターフ ェ イ スのいずれかで生成でき ます。 その他、 フ レー ミ ング イ ン ターフ ェ イ ス を使用するデザイ ンにはフ ロー制御オプシ ョ ンがあ り ます。 57 ペー ジの 「フ ロー制御」 を参照し て く ださい。
フ レー ミ ング ユーザー イ ン ターフ ェ イ スは、 『AMBA® AXI4-Stream プロ ト コル仕様』 [参照 5] に準拠し てお り 、 フ レーム化されたユーザー データの送受信に必要な信号を構成し ます。 ス ト リ ー ミ ング イ ン ターフ ェ イ スでは、 特殊 なフ レーム区切 り 文字を使用せずにデータ を送信でき ます。動作が単純で、 フ レー ミ ング イ ン ターフ ェ イ ス よ り 少な い リ ソース を使用し ます。
最上位アーキテ クチャ
Aurora 8B/10B コ アの 上位 (ブロ ッ ク レベル) フ ァ イルでは、Aurora 8B/10B レーン モジ ュール、TX/RX AXI4-Stream モジ ュール、 グ ローバル ロ ジ ッ ク モジ ュール、 および GTX/GTH ト ラ ンシーバー用ラ ッパーがイ ン ス タ ンシエー ト されます。 こ の 上位ラ ッパー フ ァ イルは、 ク ロ ッ ク、 リ セ ッ ト 回路、 およびフ レーム と チェ ッ カー モジ ュール と 共にサンプル デザイ ン フ ァ イルにイ ン ス タ ンシエー ト されています。
図 3-8 に、 デュプレ ッ ク ス コ ンフ ィ ギュ レーシ ョ ンでの Aurora 8B/10B コ アの 上位アーキテ クチャ を示し ます。 こ の 上位フ ァ イルは、 ユーザー デザイ ンの基本と な り ます。
Aurora 8B/10B v10.2 japan.xilinx.com 46PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
こ のセ ク シ ョ ンでは、 ス ト リ ー ミ ング イ ン ターフ ェ イ ス と フ レー ミ ング イ ン ターフ ェ イ スについて詳し く 説明し ま す。 ユーザー イ ン ターフ ェ イ ス ロ ジ ッ クは、 こ こ で説明する各イ ン ターフ ェ イ スのタ イ ミ ング要件を満たすよ う に 設計する必要があ り ます。
X-Ref Target - Figure 3-8
図 3-8 : 最上位アーキテ クチャ
Aurora 8B/10B v10.2 japan.xilinx.com 47PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
注記 : ユーザー イ ン ターフ ェ イ ス信号は、 IP カ タ ロ グで Aurora 8B/10B コ アを生成する際の選択項目に基づいて異な り ます。
フ レー ミ ング イ ン ターフ ェ イス
図 3-10 に、 Aurora 8B/10B コ アのフ レー ミ ング ユーザー イ ン ターフ ェ イ ス と TX/RX データ用の AXI4-Stream に準拠 するポー ト を示し ます。
X-Ref Target - Figure 3-9
図 3-9 : 最上位ユーザー イ ン ターフ ェ イス
X-Ref Target - Figure 3-10
図 3-10 : Aurora 8B/10B コアのフ レー ミ ング イ ン ターフ ェ イス (AXI4-Stream)
Aurora 8B/10B v10.2 japan.xilinx.com 48PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
データ を送信する場合、 ユーザー アプ リ ケーシ ョ ンは制御信号を操作し てコ アに次を実行させます。
• s_axi_tx_tvalid 信号と s_axi_tx_tready 信号がアサー ト される と、 ユーザー イ ン ターフ ェ イ スの s_axi_tx_tdata バスからデータ を取得し ます。
• Aurora 8B/10B チャネルの複数レーンにデータ を ス ト ラ イ ピング し ます。
• s_axi_t_tvalid 信号を使用し てデータ を送信し ます。 ユーザー アプ リ ケーシ ョ ンは s_axi_tx_tvalid 信 号をデ ィ アサー ト する こ と によ って、 ラ イ ンにア イ ド ルを挿入でき ます (停止/一時停止状態にする )。
• データ送信を中断し ます (つま り ア イ ド ルを挿入する ) (s_axi_tx_tvalid がデ ィ アサー ト される )。
• s_axi_tx_tlast がアサー ト される と、 後のフ レームをカプセル化し ます。
データ を受信する場合、 コ アは次を実行し ます。
• 制御バイ ト (ア イ ド ル、 ク ロ ッ ク補正、 SCP (Start of Channel PDU)、 ECP (End of Channel PDU)) を検出し て破棄し ます。
• フ レー ミ ング信号 (m_axi_rx_tlast) をアサー ト し ます。
• 複数レーンからのデータ を回復し ます。
• データ を構築し、 m_axi_rx_tvalid 信号をアサー ト し てユーザー イ ン ターフ ェ イ スの m_axi_rx_tdata バ スに回復し たデータ を示し ます。
AXI4-Stream のビ ッ ト 順
Aurora 8B/10B コ アは昇順を適用し ます。 上位バ イ ト の 上位ビ ッ ト を 初に送受信し ます。 図 3-11 に、 Aurora 8B/10B コ アの AXI4-Stream データ イ ン ターフ ェ イ スの n バイ ト の順序を示し ます。
データ送信
AXI4-Stream は同期イ ン ターフ ェ イ スです。 Aurora 8B/10B コ アは、 s_axi_tx_tready と s_axi_tx_tvalid の両 方がアサー ト (High) されているサイ クルで、user_clk の立ち上が り エ ッ ジでのみイ ン ターフ ェ イ ス上のデータ をサ ンプルし ます。
AXI4-Stream 信号のサンプ リ ングでは、 s_axi_tx_tvalid がアサー ト さ れている場合のみ有効 と し てみな さ れま す。 ユーザー アプ リ ケーシ ョ ンは任意のク ロ ッ ク サイ クルで s_axi_tx_tvalid 信号をデ ィ アサー ト でき ます。 こ れによ って、Aurora 8B/10B コ アはそのサイ クルの AXI4-Stream 入力を無視し ます。フ レームの途中でこの信号がデ ィ アサー ト される と、 ア イ ド ル シンボルが Aurora 8B/10B チャネル経由で送信され、 結果と し て RX ユーザー イ ン ター フ ェ イ スで受信される フ レームの途中でア イ ド ル サイ クルに遷移し ます。
AXI4-Stream データは、 フ レームの中に含まれる場合のみ有効です。 フ レームの外にあ るデータは無視されます。 フ レーム送信を開始する場合、データの 初のワード が s_axi_tx_tdata ポー ト に現れる間に s_axi_tx_tvalid を アサー ト し ます。 フ レーム送信を終了する場合、 データの 後のワード (または一部のワード ) が s_axi_tx_tdata ポー ト に現れる間に s_axi_tx_tlast をアサー ト し ます。
注記 : フ レームの長さ がシングル ワード またはそれ以下の場合、s_axi_tx_tvalid と s_axi_tx_tlast が同時に アサー ト されます。
X-Ref Target - Figure 3-11
図 3-11 : AXI4-Stream イ ン ターフ ェ イスのビ ッ ト 順
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第 3 章 : コ アを使用するデザイ ン
最後のデータ
AXI4-Stream では、 フ レームの 後のワード は不完全なワード になる こ と があ り ます。 し たがって、 ワード サイ ズ と は関係な く 1 つのフ レームに任意のバイ ト 数が含まれます。 s_axi_tx_tkeep バス を使用し て、 フ レームの 後の ワード に含まれる有効なバイ ト 数を示し ます。 こ のバスは、 s_axi_tx_tlast がアサー ト される場合のみ使用され ます。
Aurora 8B/10B フ レーム
TX サブモジュールは、TX イ ン ターフ ェ イ スから受信し た各ユーザー フ レームを Aurora 8B/10B フ レームに変換し ま す。フ レームの開始を示すためにフ レーム データの始めには 2 バイ ト の SCP コード グループが追加されます。フ レー ムの終わ り を示すためにフ レームの 後で 2 バイ ト の ECP が送信されます。 有効なデータがない場合は常にア イ ド ル コード グループが挿入されます。 コード グループは 8B/10B エン コード されたバイ ト ペアです。 Aurora 8B/10B コ アのすべてのデータは、 コード グループ と し て送信される ため、 奇数のバイ ト 数を含むユーザー フ レームには PAD と 呼ばれる制御文字がフ レームの 後に追加されます。 表 3-6 に、 偶数のバイ ト 数を含む標準的な Aurora 8B/10B フ レームを示し ます。
長さ
ユーザー アプ リ ケーシ ョ ンでは、 s_axi_tx_tvalid および s_axi_tx_tlast 信号を操作し てチャネル フ レーム の長さ を制御し ます。 それに対し て Aurora 8B/10B コ アは、 順序セ ッ ト (フ レームの開始 (/SCP/) およびフ レームの終 了 (/ECP/)) で対応し ます (表 3-6 参照)。
例 A : シンプルなデータ送信
図 3-12 に、 AXI4-Stream イ ン ターフ ェ イ スにおけ る シンプルなデータ送信の例を示し ます (n バイ ト 幅)。 こ の場合、 送信されるデータ数は 3n バイ ト と な る ため、 3 データ ビー ト 必要です。 s_axi_tx_tready がアサー ト される と、 AXI4-Stream イ ン ターフ ェ イ スがデータ送信の準備が整った こ と を示し ます。 Aurora 8B/10B コ アは、 データ を送信し ない間ア イ ド ル シーケン ス を送信し ます。
データ送信を開始するには、 ユーザー アプ リ ケーシ ョ ンが s_axi_tx_tvalid と ユーザー フ レームの 初の n バイ ト をアサー ト し ます。 s_axi_tx_tready 信号はすでにアサー ト されている ため、 データ送信は次の ク ロ ッ ク エ ッ ジで開始し ます。 チャネルの 初の 2 バイ ト に /SCP/ 順序セ ッ ト が配置され、 フ レームの開始を示し ます。 その後 初の n–2 データ バイ ト がチャネルに配置されます。 /SCP/ のオフセ ッ ト によ って、 各データ ビー ト の 後の 2 バイ ト が常に 1 サイ クル遅延され、 チャネルの次のビー ト の 初の 2 バイ ト で送信されます。
デー タ 送信 を 終了す る には、 ユーザー ア プ リ ケーシ ョ ン が s_axi_tx_tlast と 共に 後のデー タ バ イ ト と s_axi_tx_tkeep バス上の適切な値をアサー ト し ます。 こ の例では、 s_axi_tx_tkeep が N に設定されてすべて のバイ ト が 後のデータ ビー ト で有効であ る こ と を示し ています (デモ用の波形)。 s_axi_tx_tlast がアサー ト さ れてから 1 ク ロ ッ ク サイ クル後に AXI4-Stream イ ン ターフ ェ イ スは s_axi_tx_tready をデ ィ アサー ト し、 データ フ ロー間のギ ャ ッ プを使用し て 後のオフセ ッ ト データ バイ ト と /ECP/ (フ レームの 後を示す順序セ ッ ト ) を送信 し ます。次のサイ クルで s_axi_tx_tready が再度アサー ト される ため、 よ り 多 く のデータ送信を継続でき ます。新 しいデータがなければ、 Aurora 8B/10B コ アはア イ ド ルを送信し ます。
表 3-6 : 標準的なチャネル フ レーム
/SCP/1 /SCP/2 Data Byte 0 Data Byte 1 Data Byte 2 ... Data Byte n–1
Data Byte n /ECP/1 /ECP/2
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第 3 章 : コ アを使用するデザイ ン
例 B : パッ ド を含むデータ送信
図 3-13 に、 パ ッ ド を使用する必要があ る (3n–1) バイ ト のデータ送信例を示し ます。 データ バイ ト 数が奇数であ る ため、 Aurora 8B/10B コ アは Aurora 8B/10B フ レームの 後にパ ッ ド と い う 制御文字を追加し ます (プロ ト コルで規 定)。3n–1 データ バイ ト の送信には、2 つの完全な n バイ ト データ ワー ド と 1 つのパーシ ャル データ ワー ド が必要 です。 こ の例では、 s_axi_tx_tkeep が N–1 に設定されて、 後のデータ ワー ド に n–1 と い う 有効なバイ ト を示 し ています。
例 C : ポーズ (中断) を含むデータ送信
図 3-14 は、 フ レーム転送中にユーザー イ ン ターフ ェ イ スはどのよ う にデータ送信を中断するのかを示し ています。 この例では、 ユーザー アプ リ ケーシ ョ ンが 3n バイ ト のデータ を送信し、 初の n バイ ト の後でデータ フ ローを中断 し ています。 初のデータ ワード の後、 ユーザー アプ リ ケーシ ョ ンが s_axi_tx_tvalid をデ ィ アサー ト し、 これ によ って TX Aurora 8B/10B コ アはバス上のすべてのデータ を無視し て、その代わ り にア イ ド ル文字を送信し ます。前 のサイ クルの 初のデータ ワード からのオフセ ッ ト データがレーン 0 にまだ送信されていますが、 次のデータ ワー ド はア イ ド ル文字に置き換え られています。 PAUSE (中断状態) は、 s_axi_tx_tvalid がデ ィ アサー ト される まで 継続し ます。
X-Ref Target - Figure 3-12
図 3-12 : シンプルなデータ送信
X-Ref Target - Figure 3-13
図 3-13 : パッ ド を含むデータ送信
Aurora 8B/10B v10.2 japan.xilinx.com 51PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
例 D : ク ロ ッ ク補正を含むデータ送信
ク ロ ッ ク補正シーケン ス を送信する場合、Aurora 8B/10B コ アは自動的にデータ送信を中断し ます。ク ロ ッ ク補正シー ケン スは、 10,000 バイ ト ご と に各レーンに 12 バイ ト のオーバーヘッ ド を課し ます。
図 3-15 では、 ク ロ ッ ク補正シーケン ス中に Aurora 8B/10B コ アはどのよ う にし てデータ送信を中断するのかを示し て います。
注記 : 10,000 バイ ト ご と に各レーンに対し て ク ロ ッ ク補正が必要なため (各レーン 2 バイ ト のデザイ ンでは 5000 ク ロ ッ ク、 各レーン 4 バイ ト のデザイ ンでは 2500 ク ロ ッ ク )、 ユーザーが継続的にデータ を送受信でき ません。 ク ロ ッ ク補正期間中、 データ送信は 6 または 6 ク ロ ッ ク周期間中断されます。
X-Ref Target - Figure 3-14
図 3-14 : ポーズを含むデータ送信
X-Ref Target - Figure 3-15
図 3-15 : ク ロ ッ ク補正で中断されるデータ送信
Aurora 8B/10B v10.2 japan.xilinx.com 52PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
データ受信
Aurora 8B/10B コ アが Aurora 8B/10B フ レーム を受信する場合、 フ レー ミ ング文字、 ア イ ド ル、 およびク ロ ッ ク補正 シーケン ス を排除し た後に RX AXI4-Stream イ ン ターフ ェ イ ス を介し てユーザー アプ リ ケーシ ョ ンにこれら を表し ま す。
RX サブモジュールには、 ユーザー データ用のビル ト イ ン エラ ステ ィ ッ ク バッ フ ァーがあ り ません。 その結果、 RX AXI4-Stream イ ン ターフ ェ イ ス には m_axi_rx_tready 信号があ り ません。 ユーザー アプ リ ケーシ ョ ンが Aurora 8B/10B チャネルからのデータ フ ローを制御する唯一の方法は、 オプシ ョ ンでコ アのフ ロー制御機能を使用する こ と です。 ほ と んどの場合は、 RX データパスに FIFO を追加し て、 フ ロー制御 メ ッ セージが送信されている間にデータ が失われないよ う にし ます。
Aurora 8B/10B コ アは、RX AXI4-Stream イ ン ターフ ェ イ スの信号が有効の場合に m_axi_rx_tvalid 信号をアサー ト し ます。 m_axi_rx_tvalid がデ ィ アサー ト (Low) されている間に RX AXI4-Stream ポー ト でサンプルされた値は無 視し ます。
m_axi_rx_tvalid 信号は、 Aurora 8B/10B コ ア か ら の各 フ レ ーム の 初の ワ ー ド と 同時に ア サー ト さ れ ま す。 m_axi_rx_tlast は、 各 フ レ ー ム の 後の ワ ー ド ま た は部分的な ワ ー ド と 同時に ア サー ト さ れ ま す。 m_axi_rx_tkeep ポー ト は、 各フ レームの 後のワード に含まれる有効なバイ ト 数を示し ます。 m_axi_rx_tkeep 信号は、 m_axi_rx_tlast がアサー ト されている場合のみ有効と な り ます。
Aurora 8B/10B コ ア は、 フ レ ー ム の途中で あ っ て も 常に m_axi_rx_tvalid を デ ィ ア サー ト で き ま す。 m_axi_rx_tvalid をデ ィ アサー ト する タ イ ミ ングは、データの送信方法と は無関係です。 も と も と フ レームが中断 な しで送信される場合でも、 m_axi_rx_tvalid を任意のタ イ ミ ングでデ ィ アサー ト でき ます。 こ のよ う な中断は、 コ アが各フ レームをでき るだけ小さいレ イ テンシで処理し よ う と し て、 フ レー ミ ング文字のス ト ラ イ ピングや左に揃え るプロセス を受けた結果 と な り ます。
「例 A : ポーズ (中断) を含むデータ受信」 では、 標準的な Aurora 8B/10B フ レームの受信について説明し ています。
例 A : ポーズ (中断) を含むデータ受信
図 3-16 に、中断される 3n バイ ト のデータ受信の例を示し ます。データは、m_axi_rx_tdata バス上に現れます。 こ のバスに 初の n バイ ト が配置される と、 m_axi_rx_tvalid がアサー ト されてユーザー アプ リ ケーシ ョ ンにデー タ が有効であ る こ と を示し ます。 初のデータ ビー ト の後の ク ロ ッ ク サ イ ク ルで、 コ アは m_axi_rx_tvalid を デ ィ アサー ト し て、 データ フ ローが中断される こ と をユーザー アプ リ ケーシ ョ ンへ示し ます。
中断後、 コ アは m_axi_rx_tvalid をアサー ト し て m_axi_rx_tdata バス上の残 り のデータ を引き続き集めて処 理し ます。 フ レームの 後で m_axi_rx_tlast をアサー ト し ます。 また、 コ アは m_axi_rx_tkeep の値も計算し、 フ レームの 後のワード に含まれる有効なバイ ト 数を考慮し て、 それら をユーザー アプ リ ケーシ ョ ンに提供し ます。
X-Ref Target - Figure 3-16
図 3-16 : ポーズを含むデータ受信
Aurora 8B/10B v10.2 japan.xilinx.com 53PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
フ レー ミ ングの効率性
Aurora 8B/10B コ アのフ レー ミ ングの効率性に影響を与え る要素は次の 2 つです。
• フ レーム サイ ズ
• データパス幅
10,000 バイ ト ご と に各レーンで 12 バイ ト を使用する CC シーケン スは、 総チャネル帯域幅の約 0.12% を使用し ます。
Aurora 8B/10B コ アのすべてのバイ ト は、 2 バイ ト コー ド グループで送信さ れます。 偶数のバイ ト 数を含む Aurora 8B/10B フ レームには、 4 バイ ト のオーバーヘッ ド、 SCP (フ レームの開始) 用の 2 バイ ト 、 および ECP (フ レームの終 わ り ) 用の 2 バイ ト があ り ます。 奇数のバイ ト 数を含む Aurora 8B/10B フ レームには、 5 バイ ト のオーバーヘッ ド と 4 バイ ト のフ レー ミ ング オーバーヘッ ド があ り 、その他にも、フ レームに 後のバイ ト データ を伝搬する 2 つ目のコー ド グループ バイ ト を埋めるために送信されるパッ ド バイ ト 用の追加バイ ト があ り ます。
コ アは、 チャネルの特定レーンにのみフ レーム区切 り 文字を送信し ます。 SCP は、 も左 ( 上位) のレーンにのみ送 信され、 ECP は も右 ( 下位) のレーンにのみ送信されます。 データ を含む 後のコード グループ と ECP コード グ ループ間のチャネル空間はア イ ド ルで埋められます。 その結果、 小限のスループ ッ ト 損失で、 デザイ ンの リ ソースコ ス ト が削減されます。 スループ ッ ト 向上に向けて SCP と ECP を 適化でき ますが、 ユーザーイ ン ターフ ェ イ スが 課す各サイ クルに対し て 1 フ レーム と い う 制限によ り 、 通常この方法は使用に適し ません。
式 3-1 を使用し て、 いずれも任意の、 レーン数、 イ ン ターフ ェ イ ス幅、 バイ ト 数を含むフ レームでデザイ ンの効率性 を計算でき ます。
注記 : こ の式には、 ク ロ ッ ク補正のオーバーヘッ ド が含まれます。
式 3-1
説明 :
° E = 指定し た PDU の平均効率
° n = ユーザー データ バイ ト 数
° 12n/9988 = ク ロ ッ ク コ レ ク シ ョ ンのオーバーヘッ ド
° 4 = SCP と ECP のオーバーヘッ ド
° 0.5 = 平均の PAD オーバーヘッ ド
° IDLEs = IDLE のオーバーヘッ ド = (w/2) – 1
° w = イ ン ターフ ェ イ ス幅
例
表 3-7 に、 式 3-1 を使用し て計算し た例を示し ます。 こ の例では、 8 バイ ト 、 4 レーン チャネルの効率性を示し てお り 、 チャネル フ レームの長さ が増加する と効率性が増加する こ と を示し ています。
表 3-8 は、4 レーンで 256 バイ ト のフ レーム データ を送信する際の 8 バイ ト 4 レーン チャネルでのオーバーヘッ ド を 示し ています。 終的なデータ単位は、 開始 と終了のキ ャ ラ ク ターが追加されて 264 バイ ト にな り ます。 こ の値は、 ト ラ ン ス ミ ッ ターのオーバーヘッ ド の 3.03% に相当し ます。 その他、 12 バイ ト の ク ロ ッ ク補正シーケン スが 10,000 バイ ト ご と に各レーンで生じ るため、 これよ り わずかにオーバーヘッ ド が追加されます。 レシーバーにはア イ ド ル パ ターンが必要ないため、 多少効率の良いデータ ス ト リ ームを扱 う こ と ができ ます。
表 3-7 : 効率性の例
ユーザー データ バイ ト 効率
100 92.92%
1,000 99.14%
10,000 99.81%
E 100n
n 4 0.5 IDLEs 12n9988------------+ + + +
--------------------------------------------------------------------=
Aurora 8B/10B v10.2 japan.xilinx.com 54PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
表 3-9 に、 s_axi_tx_tkeep の各値で生じ るオーバーヘッ ド を示し ます。
注記 : Vivado IDE で [Little Endian Support] がオンの場合は、s_axi_tx_tkeep のビ ッ ト 順が MSB から LSB へ変更し ます。
ス ト リー ミ ング イ ン ターフ ェ イス
図 3-17 に、 ス ト リ ー ミ ング ユーザー イ ン ターフ ェ イ スで構成された Aurora 8B/10B コ アの例を示し ます。
表 3-8 : 256 データ バイ ト を送信する場合の標準的なオーバーヘ ッ ド
レーン ク ロ ッ ク 機能キャ ラ ク ター /データ バイ ト
バイ ト 1 バイ ト 2
0 1 チャネル フ レームの開始 /SCP/1 /SCP/2
1 1 チャネル フ レーム データ D0 D1
2 1 チャネル フ レーム データ D2 D3
3 1 チャネル フ レーム データ D4 D5
.
.
.
0 33 チャネル フ レーム データ D254 D255
1 33 ア イ ド ルを送信 /I/ /I/
2 33 ア イ ド ルを送信 /I/ /I/
3 33 チャネル フ レームの終わ り /ECP/1 /ECP/2
表 3-9 : s_axi_tx_tkeep 値およびそれに対応するオーバーヘ ッ ド と なるバイ ト
s_axi_tx_tkeep バスの値 (バイナリ )
SCP パッ ド ECP アイ ドル 合計
1000_0000
2
1
2
611
1100_0000 0 10
1110_0000 14
9
1111_0000 0 8
1111_1000 12
7
1111_1100 0 6
1111_1110 10
5
1111_1111 0 4
X-Ref Target - Figure 3-17
図 3-17 : Aurora 8B/10B コアのス ト リー ミ ング ユーザー イ ン ターフ ェ イス
Aurora 8B/10B v10.2 japan.xilinx.com 55PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
データの送受信
ス ト リ ー ミ ング イ ン ターフ ェ イ スでは、 Aurora 8B/10B チャネルをパイプ と し て使用でき ます。 チャネルの TX 側に 書き込まれた ワード は、 RX 側へ順番に送られます (レ イ テンシが生じ る )。 初期化後、 チャネルは常に書き込み可能 な状態ですが、do_cc 信号がアサー ト されて ク ロ ッ ク補正シーケン スが送信される場合は例外です。 アプ リ ケーシ ョ ンは、 s_axi_tx_tdata ポー ト を介し てデータ を送信し、 s_axi_tx_tvalid ポー ト を使用し てデータが有効であ る こ と を示 し ます (High にアサー ト )。 Aurora 8B/10B コ アは、 チ ャ ネルがデー タ を受信で き る 状態でない場合に s_axi_tx_tready をデ ィ アサー ト (Low) し ます。 それ以外の場合、 s_axi_tx_tready はアサー ト されたま ま と な り ます。
s_axi_tx_tvalid がデ ィ アサー ト される と、 ワード間にギ ャ ッ プが生じ ます。 これらのギ ャ ッ プは、 ク ロ ッ ク補正 シーケン スが送信される場合以外はそのま ま残されます。 Aurora 8B/10B チャネルの両側におけ る周波数差を補正す る ために、 GTP/GTX ト ラ ン シーバーに よ っ て ク ロ ッ ク 補正シーケ ン ス が複製ま たは削除 さ れます。 こ れに よ り 、 do_cc のアサー ト によ ってでき たギ ャ ッ プが縮小/拡大し ます。 do_cc 信号の詳細は、 42 ページの 「ク ロ ッ ク補正」 を参照し て く ださい。
Aurora 8B/10B チャネルの RX 側にデータが到達する と、 m_axi_rx_tdata バス上に現れて m_axi_rx_tvalid が アサー ト されます。 こ のデータはすぐに読み出されなければ失われます。 これが不可能な場合は、 RX イ ン ターフ ェ イ スにバッ フ ァーを接続し て、 読み出し可能になる までデータ を保持する必要があ り ます。
図 3-18 に、 ス ト リ ー ミ ング データの標準的な例を示し ます。 こ の例は、 いずれの READY 信号も アサー ト されてい ない状態、 つま り ユーザー ロ ジ ッ ク と Aurora 8B/10B コ アの両方と もデータ転送の準備が整っていない状態で開始さ れています。 次の ク ロ ッ ク サイ クルで、 Aurora 8B/10B コ アは s_axi_tx_tready をアサー ト し、 データ を転送でき る状態を示し ています。 その 1 サイ クル後、 ユーザー ロ ジ ッ クは s_axi_tx_tdata バス と s_axi_tx_tvalid 信 号をアサー ト し、 データ を転送でき る状態を示し ています。 これで両方の READY 信号がアサー ト されている こ と に な り 、 データ D0 はユーザー ロ ジ ッ ク から Aurora 8B/10B コ アへ転送されます。 次の ク ロ ッ ク サイ クルでデータ D1 が転送 さ れ ま す。 こ の例では、 Aurora 8B/10B コ ア が READY 信号の s_axi_tx_tready を デ ィ ア サー ト し、 s_axi_tx_tready 信号が再びアサー ト される次の ク ロ ッ ク サイ クルまでデータは転送されません。 そ し て、 次の ク ロ ッ ク サイ クルでユーザーが s_axi_tx_tvalid をデ ィ アサー ト し、 両方の READY 信号がアサー ト される まで データは転送されません。
図 3-19 は、 図 3-18 に示し たデータ転送の受信側を示し ています。
X-Ref Target - Figure 3-18
図 3-18 : 標準的なス ト リー ミ ング データ転送
Aurora 8B/10B v10.2 japan.xilinx.com 56PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
フ ロー制御このセ ク シ ョ ンでは、 Aurora 8B/10B コ アのフ ロー制御方法について説明し ます。 フ レー ミ ング イ ン ターフ ェ イ ス を 使用する コ アの場合、 オプシ ョ ンで 2 つのフ ロー制御イ ン ターフ ェ イ スがあ り ます。 ネ イ テ ィ ブ フ ロー制御 (NFC) は、 受信側のフルデュプレ ッ ク ス チャネルでデータ転送レー ト を制御する場合に使用されます。 ユーザー フ ロー制 御 (UFC) は、 動作を制御する際に優先順位の高い メ ッ セージに対応するために使用されます。
X-Ref Target - Figure 3-19
図 3-19 : 標準的なデータ受信
X-Ref Target - Figure 3-20
図 3-20 : 最上位のフ ロー制御
Aurora 8B/10B v10.2 japan.xilinx.com 57PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
ネイテ ィ ブ フ ロー制御
表 3-10 にネイ テ ィ ブ フ ロー制御 (NFC) のコード を示し ます。 これらの値は、 Big Endian 形式の場合はビ ッ ト [0:3] で 駆動され、 Little Endian 形式の場合は [3:0] で駆動されます。
Aurora 8B/10B プ ロ ト コルに含まれる ネ イ テ ィ ブ フ ロー制御 (NFC) では、 データ ス ト リ ーム内に挿入する ア イ ド ル データ ビー ト を指定する こ と によ って、 レシーバー側でデータ送信される レー ト を制御でき ます。 ト ラ ン ス ミ ッ ター に一時的にア イ ド ルのみを送信す る よ う に要求す る こ と で、 デー タ フ ロ ーを完全に無効にす る こ と も で き ます (XOFF)。通常、NFC は FIFO のオーバーフ ローを防ぐために使用されます。 NFC 動作と NFC コード の詳細は、『Aurora 8B/10B 製品仕様 v2.2』 [参照 4] を参照し て く ださい。
NFC メ ッ セージをチャネル パー ト ナーへ送信するには、 ユーザー アプ リ ケーシ ョ ンが s_axi_nfc_req をアサー ト し て NFC コード を s_axi_nfc_nb に書き込みます。 NFC コード は、 チャネル パー ト ナーが TX データ ス ト リ ーム 内に挿入すべ き ア イ ド ル サ イ ク ルの 少数 を 示 し ま す。 ユーザー ア プ リ ケーシ ョ ン は、 s_axi_nfc_ack が user_clk の立ち上が り エ ッ ジでアサー ト され、 Aurora 8B/10B コ アが NFC メ ッ セージを送信する こ と を示すまで、 s_axi_nfc_req と s_axi_nfc_nb をホール ド し ます。 Aurora 8B/10B コ アは、 NFC メ ッ セージを送信し ている間 は、 データ を送信でき ません。s_axi_tx_tready は、s_axi_nfc_ack のアサー ト 後のサイ クルで常にデ ィ アサー ト されます。
例 A : NFC メ ッ セージの送信
図 3-21 は、ユーザー アプ リ ケーシ ョ ンがチャネル パー ト ナーへ NFC メ ッ セージを送信する際のタ イ ミ ングの例を し ています。
注記 : s_axi_tx_tready 信号が 1 サイ クル間デ ィ アサー ト され (n が 2 以上の場合)、 データ フ ローにギャ ッ プが生 じ ています。 この と き、 NFC メ ッ セージが送信されます。
表 3-10 : NFC のコー ド
S_AXI_NFC_NB 要求されるアイ ドル サイ クル
0000 0 (XON)
0001 2
0010 4
0011 8
0100 16
0101 32
0110 64
0111 128
1000 256
1001 ～ 1110 予約済み
1111 無制限 (XOFF)
Aurora 8B/10B v10.2 japan.xilinx.com 58PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
例 B : NFC アイ ドルが挿入された メ ッ セージの受信
図 3-22 は、 NFC メ ッ セージが受信される TX ユーザー イ ン ターフ ェ イ スでの信号の例を示し ています。 こ の場合、 NFC メ ッ セージには 2 データ ビー ト のア イ ド ルを要求する 0001 コー ド が含まれています。 コ アは、 要求を満たす のに十分なア イ ド ルが送信される まで、 ユーザー イ ン ターフ ェ イ ス上で s_axi_tx_tready 信号をデ ィ アサー ト し ます。 この例では、 コ アは Immediate NFC モード で動作し ています。 Completion モード での動作も可能ですが、 この 場合、 NFC ア イ ド ルの挿入はフ レーム と フ レームの間のみと な り ます。 Completion モード でフ レーム送信中にコ アが NFC メ ッ セージを受信する場合は、 フ レームの送信を終了し た後に s_axi_tx_tready をデ ィ アサー ト し てア イ ド ルを挿入し ます。
X-Ref Target - Figure 3-21
図 3-21 : NFC メ ッ セージの送信
X-Ref Target - Figure 3-22
図 3-22 : NFC アイ ドルが挿入された メ ッ セージの送信
Aurora 8B/10B v10.2 japan.xilinx.com 59PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
ユーザー フ ロー制御
Aurora 8B/10B コ アには、 チャネル パー ト ナーが独立し た イ ンバン ド チャネルを使用し て制御情報を送信でき る よ う にするユーザー フ ロー制御があ り ます。 動作中のフ レームの 後が現れる まで待機し な く て も、 コ ア チャネル パー ト ナーへ短い UFC メ ッ セージを送信でき ます。 UFC メ ッ セージは、 標準のフ レーム データ と チャネルを共有し ます が、 高い優先順位で処理されます。
UFC メ ッ セージの送信
UFC メ ッ セージ は、 2 ～ 16 ま で の偶数バ イ ト 数のデー タ を 伝搬で き ま す。 ユーザー ア プ リ ケ ー シ ョ ン は、 s_axi_ufc_tx_ms ポー ト で SIZE コード を駆動し て メ ッ セージの長さ を指定し ます。表 3-11 に UFC の有効な SIZE コード値を示し ます。
UFC メ ッ セージを送信する ため、 任意の SIZE コー ド で s_axi_ufc_tx_ms ポー ト を駆動し ている間、 ユーザー ア プ リ ケーシ ョ ンが s_axi_ufc_tx_req をアサー ト し ます。s_axi_ufc_tx_req 信号は、Aurora 8B/10B コ アが UFC メ ッ セージの送信準備が整った こ と を示す s_axi_ufc_tx_ack 信号をアサー ト する まで、アサー ト 状態を保持する 必要があ り ます。 UFC メ ッ セージのデータは、 データ イ ン ターフ ェ イ スの s_axi_tx_tdata ポー ト に配置さ れ、 s_axi_ufc_tx_ack がアサー ト された後の 初のサイ クルで送信されます。 s_axi_tx_tdata ポー ト が UFC デー タ用に使用されている間、 コ アは s_axi_tx_tready をデ ィ アサー ト し ます。
注記 : UFC 要求は、現在の UFC 要求が完了し た後にのみ与え られるべきで、連続する UFC 要求は IP で受信されない 可能性があ り ます。
図 3-23 に通常データの送信から UFC データの送信へ TX_D を切 り 換え る回路を示し ています。
61 ページの表 3-12 は、AXI4-Stream データ イ ン ターフ ェ イ スの幅に応じ て異なるサイ ズの UFC メ ッ セージを送信す るために必要なサイ クル数を示し ています。 すべての メ ッ セージ データの準備が整 う まで UFC メ ッ セージを開始し
表 3-11 : SIZE エン コー ド
SIZE フ ィ ールドの内容 UFC メ ッ セージ サイズ
000 2 バイ ト
001 4 バイ ト
010 6 バイ ト
011 8 バイ ト
100 10 バイ ト
101 12 バイ ト
110 14 バイ ト
111 16 バイ ト
X-Ref Target - Figure 3-23
図 3-23 : データ切り換え回路
Aurora 8B/10B v10.2 japan.xilinx.com 60PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
てはいけません。 通常データ と は異な り 、 s_axi_ufc_tx_ack がアサー ト された後に UFC メ ッ セージを中断する こ と はでき ません。
表 3-12 : UFC メ ッ セージの送信に必要なデータ ビー ト 数
UFC メ ッ セージ S_AXI_UFC_TX_MS 値 AXI4 イ ン ターフ ェ イス幅
データ ビー ト 数AXI4 イ ン ター
フ ェ イス幅データ ビー ト 数
2 バイ ト 0
2 バイ ト
1
10 バイ ト
1
4 バイ ト 1 2
6 バイ ト 2 3
8 バイ ト 3 4
10 バイ ト 4 5
12 バイ ト 5 6
214 バイ ト 6 7
16 バイ ト 7 8
2 バイ ト 0
4 バイ ト
1
12 バイ ト
1
4 バイ ト 1
6 バイ ト 22
8 バイ ト 3
10 バイ ト 43
12 バイ ト 5
14 バイ ト 64 2
16 バイ ト 7
2 バイ ト 0
6 バイ ト
1
14 バイ ト1
4 バイ ト 1
6 バイ ト 2
8 バイ ト 3
210 バイ ト 4
12 バイ ト 5
14 バイ ト 63
16 バイ ト 7 2
2 バイ ト 0
8 バイ ト
1
16 バイ ト 以上 1
4 バイ ト 1
6 バイ ト 2
8 バイ ト 3
10 バイ ト 4
212 バイ ト 5
14 バイ ト 6
16 バイ ト 7
Aurora 8B/10B v10.2 japan.xilinx.com 61PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
例 A : シングル サイ クル UFC メ ッ セージの送信
図 3-24 に、 シングル サイ クル UFC メ ッ セージの送信プロセス を示し ます。 この場合、 4 バイ ト のイ ン ターフ ェ イ ス に 4 バイ ト の メ ッ セージが送信されています。
注記 : s_axi_tx_tready 信号が 2 サイ クル間デ ィ アサー ト されています。 Aurora 8B/10B コ アは、 データ フ ロー内 のこのギャ ッ プを使用し て UFC ヘッ ダーと メ ッ セージ データ を送信し ます。
例 B : 複数サイ クルの UFC メ ッ セージの送信
図 3-25 に、 2 サイ クルの UFC メ ッ セージ送信プロセス を示し ます。 この場合、 ユーザー アプ リ ケーシ ョ ンは 2 バイ ト のイ ン ターフ ェ イ ス を使用し て 4 バイ ト の メ ッ セージを送信し ています。s_axi_tx_tready 信号が 3 サイ クル間 アサー ト されています。s_axi_ufc_tx_ack がアサー ト されているサイ クルで送信される UFC ヘッ ダー用に 1 サイ クルあ り 、 その他 UFC データ用に 2 サイ クルあ り ます。
X-Ref Target - Figure 3-24
図 3-24 : シングル サイ クル UFC メ ッ セージの送信
X-Ref Target - Figure 3-25
図 3-25 : 複数サイ クルの UFC メ ッ セージの送信
Aurora 8B/10B v10.2 japan.xilinx.com 62PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
ユーザー フ ロー制御メ ッ セージの受信
Aurora 8B/10B コ アが UFC メ ッ セージを受信する場合、専用の UFC AXI4-Stream イ ン ターフ ェ イ ス経由で メ ッ セージ デー タ を ユーザー ア プ リ ケ ーシ ョ ン へ渡 し ま す。 デー タ は m_axi_ufc_rx_tdata ポー ト に現れ ま す。 m_axi_ufc_rx_tvalid が メ ッ セー ジ デー タ の開始 を 示 し、 m_axi_ufc_rx_tlast が終わ り を 示 し ま す。 m_axi_ufc_rx_tkeep を使用し て、 メ ッ セージの 後のサイ クル (例 : m_axi_ufc_rx_tlast がアサー ト されて いる間) に m_axi_ufc_rx_tdata 上で有効 と なるバイ ト 数を表し ます。m_axi_ufc_rx AXI4-Stream イ ン ターフ ェ イ ス上の信号は、 m_axi_ufc_rx_tvalid がアサー ト されている場合のみ有効です。
例 C : シングル サイ クルの UFC メ ッ セージの受信
図 3-26 は、 4 バイ ト の UFC メ ッ セージを受信する 4 バイ ト データ イ ン ターフ ェ イ スの Aurora 8B/10B コ アを示し て います。 コ アは、 m_axi_ufc_rx_tvalid と m_axi_ufc_rx_tlast をアサー ト し てシングル サイ クル フ レーム であ る こ と を示し、 ユーザー アプ リ ケーシ ョ ンにこのデータ を送信し ています。m_axi_ufc_rx_tkeep は 4'hF に 設定され、 イ ン ターフ ェ イ スの 高位バイ ト 4 つのみが有効であ る こ と を示し ています。
例 D : 複数サイ クルの UFC メ ッ セージの受信
図 3-27 は、 8 バイ ト の UFC メ ッ セージを受信する 4 バイ ト データ イ ン ターフ ェ イ スの Aurora 8B/10B コ アを示し て います。
注記 : 終的なフ レームの長さは 2 サイ クル分と な り 、 2 つ目のサイ クルで m_axi_ufc_rx_tkeep が 4'hF に設定 され、 データ イ ン ターフ ェ イ スの 4 バイ ト すべてのデータが有効であ る こ と を示し ています。
X-Ref Target - Figure 3-26
図 3-26 : シングル サイ クルの UFC メ ッ セージの受信
Aurora 8B/10B v10.2 japan.xilinx.com 63PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
ステータ ス、 制御、 および ト ラ ンシーバー イ ン ターフ ェ イスAurora 8B/10B コ アのステータ スおよび制御ポー ト によ って、 ユーザー アプ リ ケーシ ョ ンは Aurora 8B/10B チャネル をモニターでき、 また GTP/GTX/GTH ト ラ ンシーバーのビル ト イ ン機能を使用でき る よ う にな り ます。Aurora 8B/10B コ アは、 フルデュプレ ッ ク ス またはシンプレ ッ ク ス モジュール と し て構成でき ます。
フルデュプレ ッ ク ス モジュールは高速の TX および RX リ ン ク を提供し ます。シンプレ ッ ク ス モジュールは単方向の みの リ ン ク を提供し、 サイ ド バン ド ポー ト を使用し て初期化またはビル ト イ ン タ イマーで初期化されます。 こ のセ ク シ ョ ンでは、 Aurora 8B/10B コ アのステータ スおよび制御イ ン ターフ ェ イ スの図を示し、 それらのポー ト について 説明し ます。 また、 シンプレ ッ ク ス モジュールでのみ使用される GTP/GTX/GTH ト ラ ンシーバーのシ リ アル I/O イ ン ターフ ェ イ スおよびサイ ド バン ド初期化ポー ト について説明し ます。
X-Ref Target - Figure 3-27
図 3-27 : 複数サイ クルの UFC メ ッ セージの受信
Aurora 8B/10B v10.2 japan.xilinx.com 64PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
フルデュ プレ ッ クス コ ア
フルデュ プレ ッ クスのステータ スおよび制御ポー ト
フルデュプレ ッ ク ス コ アには、 送信および受信用の Aurora 8B/10B チャネル接続があ り ます。 図 3-29 は、 フルデュプ レ ッ ク ス Aurora 8B/10B コ アのステータ スおよび制御イ ン ターフ ェ イ ス を示し ています。
X-Ref Target - Figure 3-28
図 3-28 : 最上位 ト ラ ンシーバー イ ン ターフ ェ イス
X-Ref Target - Figure 3-29
図 3-29 : フル デュ プレ ッ クス コ アのステータ スおよび制御イ ン ターフ ェ イス
Aurora 8B/10B v10.2 japan.xilinx.com 65PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
フルデュ プレ ッ クス コ アのエラー信号
装置の問題やチャネル ノ イ ズが原因と な り 、Aurora 8B/10B チャネル動作中にエラーが生じ る場合があ り ます。8B/10B エン コード によ って、 Aurora 8B/10B コ アはチャネル内で生じ たすべてのシングル ビ ッ ト エラーおよびマルチビ ッ ト エラーを検出でき ます。 コ アは、 検出し たすべてのサイ クルで soft_err 信号をアサー ト し て、 これら のエラーを レポー ト し ます。
また、 バッ フ ァーのオーバーフ ロー /アンダーフ ローやロ ッ ク の損失など、 各 ト ラ ンシーバーをモニ ターし てハー ドウ ェ ア エラーを検出し ます。 こ の場合、 hard_err 信号をアサー ト し てハード ウ ェ ア エラーを レポー ト し ます。 多 数のソ フ ト エラーが生じ た場合も致命的なハード ウ ェ ア エラー と な り ます。 コ アは、 Aurora 8B/10B プロ ト コル仕様 に定義 さ れてい る リ ーキー バケ ッ ト アルゴ リ ズ ム を使用 し て短い期間に生 じ た多数の ソ フ ト エ ラ ーを検出 し、 hard_err 信号をアサー ト し ます。
ハード エラーが検出される と常に、 Aurora 8B/10B コ アが自動的に リ セ ッ ト を ト リ ガーし て再初期化を行います。 通 常、 このプロセスによ ってハード エラーの原因が修正される とすぐに Aurora 8B/10B チャネルが再構築されます。 ソ フ ト エラーの場合は、 短期間に多数のエラーが生じ て Aurora 8B/10B コ アが リ ーキー バケ ッ ト アルゴ リ ズムを使用 し なければな ら ない状況でない限 り 、 リ セ ッ ト されません。
AXI4-Stream データ イ ン ターフ ェ イ ス を使用する Aurora 8B/10B コ アは、Aurora 8B/10B フ レーム内のエラーも検出で き ます。 このエラーには、 フ レームにデータがない、 フ レーム内に連続し て Start of Frame シンボルや End of Frame シ ンボルが存在する などがあ り ます。 コ アはフ レーム エ ラーを検出する と、 frame_err 信号をアサー ト し ます。 フ レーム エラーの主な原因はソ フ ト エラーであ るため、 通常この信号には soft_err 信号のアサー ト が伴います。
表 3-13 では、 Aurora 8B/10B コ アが検出でき るエラー状況、 およびユーザー アプ リ ケーシ ョ ンへの警告に使用される エラー信号を示し ています。
表 3-13 : フルデュプレ ッ クス コアのエラー信号
信号 説明
hard_err
TX のオーバーフ ロー /アンダーフ ロー : TX データ用のエ ラ ステ ィ ッ ク バ ッ フ ァーのオー バーフ ロー /アンダーフ ローを示し ています。 これは、 ユーザー ク ロ ッ ク と基準ク ロ ッ ク の ソースが同じ周波数で動作し ていない場合に生じ ます。
RX のオーバーフ ロー /アンダーフ ロー : RX データ用のエラ ス テ ィ ッ ク バッ フ ァーのオー バーフ ロー /アンダーフ ローを示し ています。 これは、 2 つのチャネル パー ト ナーのク ロ ッ ク ソース周波数が ±100ppm 以内でない場合に生じ ます。
不正な制御文字 : プロ ト コル エンジンが不正な制御文字を送信し よ う と し ています。 これ は、 デザイ ンの破損や致命的なエラーを示し ています。
ソ フ ト エラー : 短い期間に多数のソ フ ト エラーが生じ ます。 Aurora 8B/10B プロ ト コルは、 一定期間内に許容可能な ソ フ ト エ ラー数を判断する ために リ ーキー バケ ッ ト アルゴ リ ズ ム を定義し ています。 こ の数を超え る と、 現在の電圧幅 と プ リ エン フ ァ シスの設定では通信用の物理的な接続性が低下する可能性があ り ます。
soft_err
無効コード : チャネル パー ト ナーから受信し た 10 ビ ッ ト コード が 8B/10B テーブルの有効 な コー ド でない こ と を示し ます。 つま り 、 伝搬中にビ ッ ト が破損し、 正しいコー ド が認識不可能になった こ と を意味し ます。 通常、 これは結果的にフ レーム エラーや現在のチャネ ル フ レームの破損にもつなが り ます。
デ ィ スパ リ テ ィ エラー : チャネル パー ト ナーから受信し た 10 ビ ッ ト コード に適切なデ ィ スパ リ テ ィ がなかった こ と を示し ます。 こ のエ ラーは、 正しいコー ド が伝搬中に破損し たこ と で生じ る場合も あ り 、 結果的にフ レーム エラー、 またはフ レーム送信中に生じ た場合 は不正データが生じ る可能性があ り ます。
frame_err
不完全な フ レーム : 前のチャ ネル フ レームが終了する前に新し いチ ャ ネル フ レームが開 始さ れた り 、 チャ ネル フ レームが開始 さ れていないのに終了し た こ と を示し ます。
無効な制御文字 : プ ロ ト コル エンジンが、 認識で き ない制御文字を受信し た こ と を示し ます。
デー タ な し フ レーム : デー タ を含ま ないチ ャ ネル フ レームが受信 さ れた こ と を示 し ま す。
Aurora 8B/10B v10.2 japan.xilinx.com 66PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
フルデュ プレ ッ クスの初期化
フルデュプレ ッ ク ス コ アは、 電源投入後、 リ セ ッ ト 後、 またはハード エラー発生後に自動的に初期化を実行し ます。 チャ ネルの両側のフルデュプレ ッ ク ス モジ ュールが、 チャ ネルの使用準備が整 う まで Aurora 8B/10B の初期化プロ シージ ャ を実行し ます。 lane_up バスは、 チャ ネル内のどのレーンが初期化プロ シージ ャのレーン初期化プロセス を完了し たかを示し ます。この信号は、複数レーン チャネルで装置問題をデバッ グする際に役立ちます。channel_up は、 コ アがすべての初期化プロ シージャ を完了し た場合のみアサー ト されます。
Aurora 8B/10B コ アは、 channel_up がアサー ト される までデータ を受信でき ません。 入力されるデータの適性判断 には、 ユーザー イ ン ターフ ェ イ スの m_axi_rx_tvalid 信号のみ使用されます。 channel_up がアサー ト される までデータ転送は行われないため、 channel_up 信号を反転させて使用し、 フルデュプレ ッ ク ス チャ ネルの TX 側 を駆動するモジ ュールを リ セ ッ ト でき ます。 データ を受信する前にユーザー アプ リ ケーシ ョ ン モジュールを リ セ ッ ト する必要があ る場合は、 いずれかの lane_up 信号を反転し て使用でき ます。 データは、 すべての lane_up 信号 がアサー ト される まで受信されません。
注記 : チャ ネルの初期化プロ セスで使用する ウオ ッ チ ド ッ グ タ イ マーを制御する WATCHDOG_TIMEOUT パラ メ ー ターは channel_init_sm モジュールにあ り ます。
シンプレ ッ クス コ ア
シンプレ ッ クス TX のステータ スおよび制御ポー ト
シンプレ ッ ク ス TX コ アによ って、 ユーザー アプ リ ケーシ ョ ンはシンプレ ッ ク ス RX コ アへデータ を送信でき る よ う にな り ます。 このコ アには RX 接続があ り ません。 図 3-30 は、 シンプレ ッ ク ス TX コ アのステータ スおよび制御イ ン ターフ ェ イ ス を示し ています。
シンプレ ッ クス RX のステータ スおよび制御ポー ト
シンプレ ッ ク ス RX コ アによ って、 ユーザー アプ リ ケーシ ョ ンはシンプレ ッ ク ス TX コ アからデータ を受信でき る よ う にな り ます。 図 3-31 は、 シンプレ ッ ク ス RX コ アのステータ スおよび制御イ ン ターフ ェ イ ス を示し ています。
X-Ref Target - Figure 3-30
図 3-30 : シンプレ ッ クス TX コ アのステータ スおよび制御イ ン ターフ ェ イス
Aurora 8B/10B v10.2 japan.xilinx.com 67PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
シンプレ ッ クス コ アのエラー信号
8B/10B エン コード によ って、 RX シンプレ ッ ク ス コ アはシンプレ ッ ク ス チャネル内で生じ たすべてのシングル ビ ッ ト エラーと ほ と んどのマルチビ ッ ト エラーを検出でき ます。 コ アは、 検出し たすべてのサイ クルで soft_err 信号 をアサー ト し て、 これら のエ ラーを レポー ト し ます。 TX シンプレ ッ ク ス コ アには soft_err ポー ト が含まれませ ん。 装置の問題が生じ ていない限 り 、 送信時のすべての送信データは正しい値であ る と考え られます。
ま た、 すべてのシ ンプ レ ッ ク ス コ アは、 バ ッ フ ァ ーのオーバーフ ロ ー /ア ン ダーフ ロ ーや ロ ッ ク の損失な ど、 各 GTP/GTX ト ラ ンシーバーをモニターし てハード ウ ェア エラーを検出し ます。 チャネルの TX 側でのハード ウ ェ ア エ ラーは、tx_hard_err 信号のアサー ト でレポー ト されます。RX 側のハード エラーは、rx_hard_err 信号のアサー ト でレポー ト されます。 シンプレ ッ ク ス RX コ アは、 多数のソ フ ト エラーを検証するために Aurora 8B/10B プロ ト コ ルの リ ーキー バケ ッ ト アルゴ リ ズムを使用し ます。 短期間に多数の ソ フ ト エラーが生じ た場合は、 rx_hard_err がアサー ト されます。
ハード エラーが検出される と常に、 Aurora 8B/10B コ アが自動的に リ セ ッ ト を ト リ ガーし て再初期化を行います。 通 常、 このプロセスによ ってハード エラーの原因が修正される とすぐに Aurora 8B/10B チャネルが再構築されます。 ソ フ ト エラーの場合は、 短期間に多数のエラーが生じ て Aurora 8B/10B コ アが リ ーキー バケ ッ ト アルゴ リ ズムを使用 し なければな ら ない状況でない限 り 、 リ セ ッ ト されません。
AXI4-Stream データ イ ン ターフ ェ イ ス を使用する シンプレ ッ ク ス RX コ アは、 受信時に Aurora 8B/10B フ レーム内の エラーも検出でき ます。 こ のエラーには、 フ レームにデータがない、 フ レーム内に連続し て Start of Frame シンボルや End of Frame シンボルが存在する などがあ り ます。 コ アはフ レーム エラーを検出する と、 frame_err 信号をアサー ト し ます。 フ レーム エラーの主な原因はソ フ ト エラーであ るため、 通常この信号には soft_err 信号のアサー ト が 伴います。 シンプレ ッ ク ス TX モジュールは、 frame_err ポー ト を使用し ません。
表 3-14 では、シンプレ ッ ク ス Aurora 8B/10B コ アが検出でき るエラー状況、およびユーザー アプ リ ケーシ ョ ンへの警 告に使用されるエラー信号を示し ています。
X-Ref Target - Figure 3-31
図 3-31 : シンプレ ッ クス RX コアのステータ スおよび制御イ ン ターフ ェ イス
Aurora 8B/10B v10.2 japan.xilinx.com 68PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
シンプレ ッ クスの初期化
シンプレ ッ ク ス コ アの初期化動作は、Aurora 8B/10B チャネルからの信号を使用し ません。その代わ り に、シンプレ ッ ク ス チャネルの TX および RX 側がサイ ド バン ド初期化信号セ ッ ト を使用し て、 それぞれの初期化ステー ト に対応し ます。 これら の初期化ポー ト は、 aligned、 bonded、 verify、 および reset です。 TX 側の信号セ ッ ト には TX_ prefix が付き、 RX 側の信号セ ッ ト には RX_ prefix が付き ます。 bonded ポー ト は、 マルチレーン コ アでのみ使用され ます。
サイ ド バン ド初期化信号を使用する シンプレ ッ ク ス モジュールの初期化方法には 2 とお り あ り ます。
• RX サイ ド バン ド初期化ポー ト から TX サイ ド バン ド初期化ポー ト へ情報を送信する
• 一定の初期化イ ン ターバルを使用し て、 RX サイ ド バン ド初期化ポー ト と は無関係に TX サイ ド バン ド初期化 ポー ト を駆動する
これらの初期化方法については、 次のセ ク シ ョ ンで説明し ます。
表 3-14 : シンプレ ッ クス コ アのエラー信号
信号 説明 TX RX
hard_err
TX のオーバーフ ロー /アンダーフ ロー : TX データ用のエ ラ ス テ ィ ッ ク バ ッ フ ァーのオー バーフ ロー /アンダーフ ローを示し ています。 これは、 ユーザー ク ロ ッ ク と基準ク ロ ッ ク の ソースが同じ周波数で動作し ていない場合に生じ ます。
x
RX のオーバーフ ロー /アンダーフ ロー : RX データ用のエ ラ ス テ ィ ッ ク バ ッ フ ァーのオー バーフ ロー /アンダーフ ローを示し ています。 これは、2 つのチャネル パー ト ナーのク ロ ッ ク ソース周波数が ±100ppm 以内でない場合に生じ ます。
x
不正な制御文字 : プロ ト コル エンジンが不正な制御文字を送信し よ う と し ています。これは、 デザイ ンの破損や致命的なエラーを示し ています。
x
ソ フ ト エラー : 短い期間に多数のソ フ ト エラーが生じ ています。 Aurora 8B/10B プロ ト コル で リ ーキー バケ ッ ト アルゴ リ ズムが定義され、 一定期間内に許容される ソ フ ト エラー数が 判断されます。 こ の数を超え る と、 通信において現在の電圧幅 と プ リ エンフ ァ シスの設定では物理的に接続の品質が低下する可能性があ り ます。
x
soft_err
無効コード : チャネル パー ト ナーから受信し た 10 ビ ッ ト コード が 8B/10B テーブルの有効な コード でないこ と を示し ます。 つま り 、 伝搬中にビ ッ ト が破損し、 正しいコード が認識不可能になった こ と を意味し ています。 通常、 これは結果的にフ レーム エラーや現在のチャネル フ レームの破損にもつなが り ます。
x
デ ィ スパ リ テ ィ エラー : チャネル パー ト ナーから受信し た 10 ビ ッ ト コード に適切なデ ィ ス パ リ テ ィ がなかった こ と を示し ます。 このエラーは、 正しいコー ド が伝搬中に破損し た こ とで生じ る場合も あ り 、 結果的にフ レーム エラー、 またはフ レーム送信中に生じ た場合は不正 データが生じ る可能性があ り ます。
x
データ な し フ レーム : データ を含まないチャネル フ レームが受信された こ と を示し ます。 x
frame_err
不完全な フ レーム : 前のチャネル フ レームが終了する前に新しいチャネル フ レームが開始 された り 、 チャネル フ レームが開始されていないのに終了し た こ と を示し ます。
x
無効な制御文字 : プロ ト コル エンジンが、認識できない制御文字を受信し た こ と を示し ます。 x
無効な UFC メ ッ セージの長さ : 受信し た UFC メ ッ セージの長さ が無効であ る こ と を示し ます。
x
Aurora 8B/10B v10.2 japan.xilinx.com 69PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
バッ ク チャネルの使用
RX 側から TX 側への通信チャネルがない場合は、 バッ ク チャネルを使用し てシンプレ ッ ク ス チャネルの初期化およ び保持を行 う 方法が も安全です。バッ ク チャネルにおいてはほ と んど要件があ り ません。信号が変化する際にどち らのサイ ド バン ド初期化信号がアサー ト されるかを示す メ ッ セージを TX 側へ送信する こ と だけが要件と な り ます。
example_design デ ィ レ ク ト リ にあ る シンプレ ッ ク ス Aurora 8B/10B コ アを使用する Aurora サンプル デザイ ンでは、デ バイ ス上の 3 つまたは 4 つの I/O ピンを使用する シンプルなサイ ド チャネルを示し ています。
タ イマーの使用
一部のシステムではバッ ク チャネルを使用でき ません。 このよ う な場合は、 タ イマーを使用し て TX シンプレ ッ ク ス の初期化ロ ジ ッ ク を駆動する こ と で、 シ リ アル チャネルを初期化でき ます。 初期化に必要な平均時間は、 ク ロ ッ ク レー ト 、 チャ ネル レ イ テンシ、 レーン間のス キ ュー、 ノ イ ズなどチャネル特有の さ ま ざ まな条件によ って異な る た め、 シ ス テ ム の要件 を 満たす よ う に十分配慮 し て タ イ マー を 設計す る 必要が あ り ま す。 C_ALIGNED_TIMER、C_BONDED_TIMER、 および C_VERIFY_TIMER を使用し て、 tx_aligned、 tx_bonded、 および tx_verify 信号 を それぞれアサー ト し ます。 こ れ ら の タ イ マーは、 厳 し い条件の論理シ ミ ュ レーシ ョ ンで取得 し た値を使用 し、<component name>_core モジ ュールにイ ンプ リ メ ン ト されます。
注記 : これらの信号は、 チャネルの実際のステー ト でア ッ プデー ト されるのではな く 、 タ イマー終了後にア ッ プデー ト されます。
Aurora 8B/10B モジュールの一部の初期化ロ ジ ッ クは、 ウ ォ ッチ ド ッ グ タ イマーを使用し てデッ ド ロ ッ ク を回避し ま す。 これらのウ ォ ッチ ド ッ グ タ イマーはチャネルの RX 側で使用され、 TX 初期化タ イマーの正常動作に干渉する可 能性があ り ます。 RX シンプレ ッ ク ス モジ ュールが aligned、 bonded、 または verify から reset へ遷移する場 合、 その理由が TX ロ ジ ッ ク がこれらのいずれかのステー ト に時間を費やしすぎ るためではないこ と を確認し て く だ さい。 システム要件を満たすために著し く 長いタ イマーが必要な場合は、 モジ ュールを編集する こ と でウ ォ ッチ ド ッグ タ イマーを調整でき ます。 通常、 こ の方法はほ と んど必要な く 、 推奨されていません。
通常、 Aurora 8B/10B チャ ネルの再初期化は、 エ ラー時にのみ実行されます。 通常、 エ ラーを検出するのは RX 側で あ り 、 それに対応するのが TX 側と なる ため、 バッ ク チャネルがない場合は、 ほ と んどのエラーに対し て イベン ト 駆 動の再初期化が不可能です。 この問題の解決方法と し て、 タ イマー駆動型 TX シンプレ ッ ク ス モジュールを使用し て 定期的に再初期化を行 う 方法があ り ます。 万が一、 致命的なエラーが生じ た場合でも、 次の再初期化周期でチャネルが リ セ ッ ト されて再び動作し ます。 システム設計者は、 システムがチャネルの動作不能状態を許容でき る 大時間に対し、再初期化に必要な平均時間のバラ ン ス を考慮し て、システムの 適な再初期化周期を決定する必要があ り ます。
注記 : チャ ネルの初期化プロ セスで使用する ウ ォ ッ チ ド ッ グ タ イ マーを制御する WATCHDOG_TIMEOUT パラ メ ー ターは、 tx_channel_init_sm/rx_channel_init_sm モジ ュールにあ り ます。
リ セ ッ ト およびパワー ダウン
リ セ ッ ト
制御およびステータ ス イ ン ターフ ェ イ スの リ セ ッ ト 信号を使用し て、 Aurora 8B/10B コ アを既知のデフ ォル ト 状態に 設定し ます。 コ アを リ セ ッ ト する と、 現在動作し ているすべてのチャネルが停止し ます。 リ セ ッ ト 後、 コ アはチャネルを初期化し ます。
フルデュプレ ッ ク ス モジュールの場合、 user_clk の立ち上が り エ ッ ジで RESET 信号がアサー ト される と、 チャネ ルの両側 (TX および RX) が リ セ ッ ト されます。 シンプレ ッ ク ス モジュールの場合、 TX チャネル と RX チャネルの リ セ ッ ト 信号は独立し ています。tx_system_reset が TX チャネルを リ セ ッ ト し、rx_system_reset が RX チャネ ルを リ セ ッ ト し ます。 tx_system_reset は、 シ ン プ レ ッ ク ス のサ イ ド バン ド イ ン タ ーフ ェ イ ス で使用 さ れ る tx_reset および rx_reset 信号 と は分けて考え られます。 gt_reset 信号は、 ト ラ ンシーバーを リ セ ッ ト し、 終的に Aurora コ アを リ セ ッ ト し ます。
Aurora 8B/10B v10.2 japan.xilinx.com 70PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
リ セ ッ ト
使用ケース 1 : デュ プレ ッ クス コアにおける リ セ ッ ト のアサー ト
デュプレ ッ ク ス コ アでの reset 信号のアサー ト は、 少な く と も user_clk 信号の 6 サイ クル分必要です。 これを受 けて、 図 3-32 に示すよ う に、 user_clk の 3 サイ クル後に channel_up がデ ィ アサー ト されます。
使用ケース 2 : デュ プレ ッ クス コアにおける gt_reset のアサー ト
図 3-33 では、 デュプレ ッ ク ス コ アにおけ る gt_reset 信号のアサー ト を示し ています。 この信号のアサー ト は、 少 な く と も init_clk の 6 サイ クル分必要です。その結果、ト ラ ンシーバーからの txoutclk がな く な り 、channel_up がデ ィ アサー ト されるため、 数ク ロ ッ ク サイ クル後には user_clk が停止し ます。
使用ケース 3 : シンプレ ッ クス コアにおける tx_system_reset および rx_system_reset のアサー ト
図 3-34 は、 シ ス テム内で接続されたシンプレ ッ ク ス TX コ ア と シンプレ ッ ク ス RX コ アを示し ています。 TX_IP と RX_IP は、 1 つの同じデバイ ス または複数のデバイ ス内に含める こ と ができ ます。
図 3-35 では、シンプレ ッ ク ス コ アにおける tx_system_reset 信号と rx_system_reset 信号の推奨される アサー ト プロセス を示し ています。
1. tx_system_reset と rx_system_reset が少な く と も user_clk の 6 サイ クル分アサー ト されます。
2. 3 ク ロ ッ ク サイ クル後に tx_channel_up と rx_channel_up がデ ィ アサー ト されます。
X-Ref Target - Figure 3-32
図 3-32 : デュ プレ ッ クス コ アにおける RESET のアサー ト
X-Ref Target - Figure 3-33
図 3-33 : デュプレ ッ クス コアにおける gt_reset のアサー ト
X-Ref Target - Figure 3-34
図 3-34 : シンプレ ッ クス コアを含むシステム
Aurora 8B/10B v10.2 japan.xilinx.com 71PG046 2014 年 4 月 2 日
第 3 章 : コ アを使用するデザイ ン
3. tx_system_reset がデ ィ アサー ト された後に rx_system_reset がデ ィ アサー ト ( リ リ ース) されます。 これ で、 シンプレ ッ ク ス TX コ アの ト ラ ンシーバーが初期化データの送信を十分早 く 開始でき る よ う にな り 、 シンプ レ ッ ク ス RX コ アが正しいデータ シーケン スに揃 う 可能性が高ま り ます。
4. tx_channel_up がアサー ト される前に rx_channel_up がアサー ト されます。 この条件は、 シンプレ ッ ク ス RX コ アで満た さ れなければな ら ないため、 シンプレ ッ ク ス TX コ アのシンプレ ッ ク ス タ イ マー パラ メ ーター (C_ALIGNED_TIMER、 C_BONDED_TIMER、 および C_VERIFY_TIMER) を調整し て この条件を満たす必要があ り ます。
5. シンプレ ッ ク ス TX コ アが Aurora チャネル初期化シーケン スの送信を設定された時間で完了する と、 tx_channel_up がアサー ト されます。 tx_channel_up が 後にアサー ト される こ と によ って、 シンプレ ッ ク ス RX コ アの準備が整った状態でシンプレ ッ ク ス TX コ アが確実に Aurora 初期化シーケン ス を送信し ます。
推奨される Aurora コ アのリ セ ッ ト シーケンス :
図 3-36 に、 推奨される リ セ ッ ト シーケン ス を示し ます。
1. reset 信号は、 少な く と も user_clk の 6 サイ クル分アサー ト されます。
2. reset がデ ィ アサー ト された後に gt_reset 信号がアサー ト されます。
こ のシーケン ス を行 う こ と によ って、 user_clk が失われる前にフ ァ ブ リ ッ ク ロ ジ ッ ク に リ セ ッ ト が適用される よ う にな り ます。
パワーダウン
これはア ク テ ィ ブ High の信号です。 powerdown がアサー ト される と、 Aurora 8B/10B コ アの GTX/GTH/GTP ト ラ ン シーバーの電源が切断され、 非動作の低電力モー ド に切 り 替わ り ます。 powerdown がデ ィ アサー ト される と、 コ ア は自動的に リ セ ッ ト を実行し ます。powerdown がデ ィ アサー ト された後、 ト ラ ンシーバー ユーザー ガイ ド に従って gtreset をアサー ト する必要があ り ます。
注意 : tx_out_clk を使用する コ アで こ の信号をアサー ト する場合には注意が必要です (38 ページの 「シ リ アル ト ラ ンシーバーの基準ク ロ ッ ク イ ン ターフ ェ イ ス」 参照)。 GTP、 GTX、 および GTH ト ラ ンシーバーの電源が切断され る と、 tx_out_clk 信号は停止 し ます。 詳細は、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー ユーザー ガ イ ド』 (UG476) [参照 3] および 『UltraScale アーキテ クチャ GTH ト ラ ンシーバー ユーザー ガ イ ド』 (UG576) [参照 1] を参照 し て く ださい。
X-Ref Target - Figure 3-35
図 3-35 : シンプレ ッ クス コ アにおける tx_system_reset および rx_system_reset のアサー ト
X-Ref Target - Figure 3-36
図 3-36 : 推奨される リ セ ッ ト シーケンス
Aurora 8B/10B v10.2 japan.xilinx.com 72PG046 2014 年 4 月 2 日
第 4 章
コアの機能
スク ラ ンブ ラー /デスク ラ ンブ ラーの使用デー タ 用に イ ン プ リ メ ン ト さ れ て い る 16 ビ ッ ト の付加 ス ク ラ ン ブ ラ ー /デ ス ク ラ ン ブ ラ ーが <component name>_scrambler.v[hd] モジ ュールにあ り ます。 ス ク ラ ンブラーは、 次の多項式を実行し ます。
G(x) = X16 + X5 + X4 + X3 + 1
これで、長期間にわたって反復的なデータが現れる こ と はあ り ません。 ス ク ラ ンブラー /デス ク ラ ンブラーは、 ク ロ ック補正文字の送信/受信にそれぞれ同期し ます。ス ク ラ ンブラーとデス ク ラ ンブラーのシード値を同時にロードするために、 DO_CC を送信する必要があ り ます。 し たがって、 Vivado® IDE で [Scrambler/Descrambler] がオンの場合には、 Aurora サンプル デザイ ンに付属する standard_cc_module を必ず使用し て く ださい。
CRC の使用ユーザー デー タ 用に イ ン プ リ メ ン ト さ れ て い る 16 ビ ッ ト ま た は 32 ビ ッ ト の CRC が <component name>_crc_top.v[hd] モジ ュールにあ り ます。 2 バイ ト デザイ ン用には CRC16 が生成され、 4 バ イ ト デザイ ン用には CRC32 が生成されます。 crc_valid 信号 と crc_pass_fail_n 信号が、 受信し た CRC と 送 信し た CRC の結果を示し ます (表 4-1 参照)。
表 4-1 : CRC モジュールのポー ト
ポー ト 名 方向 説明
crc_valid 出力 crc_pass_fail_n 信号をサンプルする ア ク テ ィ ブ High 信号です。
crc_pass_fail_n 出力
受信 し た CRC が送信 し た CRC と 一致す る 場合に、 crc_pass_fail_n がアサー ト されます。 受信し た CRC が送信し た CRC と 一致 し な い場合、 こ の信号は ア サー ト さ れ ま せん。 crc_pass_fail_n 信号は、 常に crc_valid 信号を使用し てサン プルされます。
Aurora 8B/10B v10.2 japan.xilinx.com 73PG046 2014 年 4 月 2 日
第 4 章 : コ アの機能
Vivado ラボ ツールの使用Vivado® ラボ ツールの ICON コアおよび VIO (Virtual Input Output) コアは、 ボード のデザイ ンをデバッ グおよび検証す るのに役立ちます。 これらのコ アは、 Aurora 8B/10B コ ア と共に提供されます。 コ アの Vivado IDE 環境で [Vivado Lab Tools] チェ ッ ク ボ ッ ク ス をオンにして 、 サンプル デザイ ンの一部と して含めます。 あ るいは、 イ ンプ リ メ ンテーシ ョ ンを実行する前に <component name>_exdes モジュールの USE_CHIPSCOPE パラ メーターを 1 に設定し ます。
ホ ッ ト プ ラグ ロジ ッ クAurora 8B/10B のホ ッ ト プラ グ ロ ジ ッ クは、 受信し た ク ロ ッ ク補正文字に基づき ます。 Aurora の RX イ ン ターフ ェ イ スでク ロ ッ ク補正文字を受信する と い う こ と は、 通信チャネルが有効つま り 破損し ていないこ と を意味し ます。 あ らかじめ指定し た時間にク ロ ッ ク補正文字が受信されない場合は、ホ ッ ト プラ グ ロ ジ ッ ク がコ ア と ト ラ ンシーバーを リ セ ッ ト し ます。 Aurora 8B/10B デザイ ンでは、 ク ロ ッ ク補正モジュールを使用する必要があ り ます。 ホ ッ ト プラ グ ロ ジ ッ ク を無効にする場合は、 <component name>_hotplug.v[hd] モジ ュールの ENABLE_HOTPLUG パ ラ メ ー ターを 0 に設定し て く ださい。 これによ り 、 受信データにク ロ ッ ク補正文字がない場合に、 ホ ッ ト プラ グ ロ ジ ッ ク に よ ってコ アが繰 り 返し リ セ ッ ト される こ と はあ り ません。
ホ ッ ト プラ グ回路は、 フ リ ーラ ンニング ク ロ ッ ク の init_clk で ク ロ ッ ク供給されます。 init_clk の周波数について は、 init_clk_in ポー ト の説明を参照し て く ださい。 RX_CC は USER_CLK ド メ イ ンで生成され、 USER_CLK 周波 数は Aurora コ ア コ ンフ ィ ギュ レーシ ョ ンのラ イ ン レー ト およびレーン幅によ って異な り ます。 この多様な周波数に 対応するため、 ホ ッ ト プラ グ ロ ジ ッ クは、 USER_CLK ド メ イ ンで RX_CC を 8 ク ロ ッ ク周期単位で拡張し ます。
[Little Endian Support] の使用Aurora IP コ アは、 デフ ォル ト でビ ッ グ エンデ ィ アン形式のユーザー イ ン ターフ ェ イ ス をサポー ト し ています。 オプ シ ョ ンで リ ト ル エンデ ィ アン形式もサポー ト し、 AXI4-Stream 準拠の IP コ アにシーム レ スに接続し ます。 リ ト ル エ ンデ ィ アン形式を指定する場合は、 Vivado IDE で [Little Endian Support] をオンにし ます。 この設定は、 ユーザー デー タ イ ン ターフ ェ イ ス、 UFC イ ン ターフ ェ イ ス、 および NFC イ ン ターフ ェ イ スに適用されます。 ポー ト の変更につい ては、 該当する イ ン ターフ ェ イ ス を参照し て く ださい。
Aurora 8B/10B v10.2 japan.xilinx.com 74PG046 2014 年 4 月 2 日
第 5 章
デザイ ン フ ローの手順こ の章では、 Aurora コ アのカ ス タマイ ズ と生成、 制約、 およびシ ミ ュ レーシ ョ ン/合成/イ ンプ リ メ ンテーシ ョ ン手順 について説明し ます。一般的な IP イ ンテグレーターの Vivado® デザイ ン フ ローについては、次の Vivado Design Suite ユーザー ガイ ド を参照し て く ださい。
• 『Vivado Design Suite ユーザー ガイ ド : IP イ ンテグレーターを使用し た IP サブシステムの設計』 (UG994) [参照 6]
• 『Vivado Design Suite ユーザー ガイ ド : IP を使用し た設計』 (UG896) [参照 7]
• 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910) [参照 8]
• 『Vivado Design Suite ユーザー ガイ ド : ロ ジ ッ ク シ ミ ュ レーシ ョ ン』 (UG900) [参照 9]
コ アのカス タ マイズおよび生成このセ ク シ ョ ンでは、 Vivado® Design Suite 環境で Aurora 8B/10B コ アをカ ス タマイ ズおよび生成するための、 ザイ リ ン ク ス ツールの使用方法について説明し ます。
注記 : こ のコ アは、 IP イ ンテグレーターをサポー ト し ていますが、 グレーア ウ ト 表示されているパラ メ ーターはあ り ません。 IP イ ンテグレーターでは、 すべてのダ イ ア ロ グ ボ ッ ク ス オプシ ョ ンが表示されてお り 、 ユーザーが選択で き ます。
Vivado IP イ ンテグレーターでコ アをカ ス タマイ ズおよび生成する場合は、『Vivado Design Suite ユーザー ガイ ド : IP イ ンテグレーターを使用し た IP サブシステムの設計』 (UG994) [参照 6] を参照し て く だ さ い。 IP イ ンテグレーターは、 デザイ ンの検証または生成時に一部のコ ンフ ィ ギュ レーシ ョ ン値を自動的に計算する場合があ り ます。値が変更されるか否かを確認するには、 こ の章のパラ メ ーターの説明を参照し て く だ さ い。 またパラ メ ーター値を確認するには、Tcl コ ン ソールで validate_bd_design コマン ド を実行し ます。
Vivado 統合設計環境 (IDE) では、 IP コ アに関連付け られている さ まざまなパラ メ ーターの値を指定し、 デザイ ンで使 用するために IP をカ ス タマイ ズでき ます。 カ ス タマイ ズは次の手順に従って行います。
1. IP カ タ ロ グから IP を選択し ます。
2. 選択し た IP をダブルク リ ッ クするか、 ツールバーまたは右ク リ ッ ク メ ニューで、 [Customize IP] コマン ド を選択 し ます。
詳細は、 『Vivado Design Suite ユーザー ガ イ ド : Designing with IP』 (UG896) [参照 7] および 『Vivado Design Suite ユー ザー ガイ ド : 入門』 (UG910) [参照 8] を参照し て く ださい。
注記 : こ の章の図には Vivado IDE のス ク リ ーンシ ョ ッ ト が使用されていますが、現在のバージ ョ ン と はレ イ ア ウ ト が 異なる場合があ り ます。
Vivado 統合設計環境 (IDE)Aurora 8B/10B コ アは、 IP カ タ ロ グ ツールを使用し て、 さ まざまな要件に対応する よ う にカ ス タマイ ズでき ます。 こ の章では、カス タマイ ズでき るパラ メ ーターについて説明し、また [Customize IP] ウ ィ ン ド ウでこれらのパラ メ ーター を指定する方法を説明し ます。
Aurora 8B/10B v10.2 japan.xilinx.com 75PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
IP カ タ ログの使用
IP カ タ ロ グで Aurora 8B/10B コ アを選択する と、 Aurora 8B/10B IP のカ ス タマイ ズ画面が表示されます。 IP カ タ ロ グ の使用に関する詳細は、 Vivado デザイ ン ツールの資料を参照し て く ださい。
IP のカス タ マイズ
図 5-1 は、 デフ ォル ト オプシ ョ ンのカス タマイ ズ画面を示し ています。 画面左側には、 設定された Aurora 8B/10B コ アのブロ ッ ク図が表示されます。 右側には、 ユーザーが指定でき るパラ メ ーターが表示されます。
81 ページの図 5-4 には、Virtex®-7 および Kintex®-7 FPGA GTX/GTH ト ラ ンシーバーを ターゲ ッ ト とする Vivado 統合 設計環境 (IDE) の 2 つ目のタブ [GT Selections] を示し ています。
X-Ref Target - Figure 5-1
図 5-1 : Zynq-7000 および 7 シ リーズ デバイス用の Aurora 8B/10B コ アのカス タ マイズ オプシ ョ ン
Aurora 8B/10B v10.2 japan.xilinx.com 76PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
[Component Name]
このテキス ト ボ ッ ク スには、 コ アの 上位の名前を入力し ます。 規則外の名前が入力される と、 修正される まで赤色 表示されます。
デフ ォル ト : aurora_8b10b_0
[Lane Width]
コ アで使用される GTX/GTH/GTP ト ラ ンシーバーのバイ ト 幅を選択し ます。
こ のパラ メ ーターは、 ト ラ ンシーバーの TXDATA/RXDATA 幅を定義する と 同時に、 ユーザー イ ン ターフ ェ イ スの データ バス幅を定義し ます。 有効な値は、 2 と 4 です。
デフ ォル ト : 2
[Line Rate]
0.5 (Gb/s) ～ 6.6 (Gb/s) の浮動小数点値を入力し ます。
これによ って、 シ リ アル リ ン ク にデータが転送される際のエン コード されないビ ッ ト レー ト が決定し ます。 コ アの 合計データ レー ト は、 (0.8 x ラ イ ン レー ト ) x Aurora 8B/10B レーンで求める こ と ができ ます。 ラ イ ン レー ト は、 選択 し たデバイ スのス ピード グレード と パッ ケージに基づいて制限されます。
大レー ト 値については、各 FPGA デバイ スのデータ シー ト を参照し て く ださい。Aurora 8B/10B コ アは、 大 6.6Gb/s までのラ イ ン レー ト をサポー ト し ます。
X-Ref Target - Figure 5-2
図 5-2 : UltraScale 用の Aurora 8B/10B コ アのカス タ マイズ オプシ ョ ン
Aurora 8B/10B v10.2 japan.xilinx.com 77PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
デフ ォル ト : 3.125Gb/s
[GT Refclk (MHz)]
ド ロ ッ プダウ ン リ ス ト から ト ラ ンシーバーの基準ク ロ ッ ク の周波数を選択し ます。これらの基準ク ロ ッ ク周波数は メ ガヘルツ (MHz) 単位で表示され、 選択し た ラ イ ン レー ト よ って異な り ます。 良の結果を得るには、 ターゲ ッ ト デ バイ スの基準ク ロ ッ ク入力に実際に適用でき る 大レー ト を選択し ます。
デフ ォル ト : 125.000MHz
[Dataflow Mode]
Aurora 8B/10B コ アがサポー ト するチャネルの方向を選択し ます。 シンプレ ッ ク ス Aurora 8B/10B コ アには、 相補関係 にあ る シンプレ ッ ク ス 8B/10B コ アに接続する単方向のシングル シ リ アル ポー ト があ り ます。 有効なオプシ ョ ンは、 [RX-only Simplex]、 [TX-only Simplex]、 および [Duplex] です。 詳細は、 64 ページの 「ステータ ス、 制御、 および ト ラ ンシーバー イ ン ターフ ェ イ ス」 を参照し て く ださい。
デフ ォル ト : Duplex
[Interface]
コ アに使用さ れるデータパス イ ン ターフ ェ イ スの種類を選択し ます。 任意の長さ のデータ フ レーム を送信で き る AXI4-Stream イ ン ターフ ェ イ ス を使用する場合は、[Framing] を選択し ます。データ有効信号を使用し て Aurora 8B/10B チャネルを介し てデータ を転送する シンプルなワード ベースのイ ン ターフ ェ イ ス を使用する場合は、[Streaming] を選 択し ます。 詳細は、 46 ページの 「ユーザー データ イ ン ターフ ェ イ ス」 を参照し て く ださい。
デフ ォル ト : Framing
[Flow Control]
必要なオプシ ョ ンを選択し て、 コ アにフ ローの制御を追加し ます。 ユーザー フ ロー制御 (UFC) の場合は、 アプ リ ケー シ ョ ンは Aurora 8B/10B チ ャ ネルを介 し て高優先順位の短い メ ッ セージ を送信で き ます。 ネ イ テ ィ ブ フ ロー制御 (NFC) の場合は、 フ ルデ ュ プ レ ッ ク ス レ シーバーが送信 さ れ る デー タ の レ ー ト を調節で き る よ う にな り ま す。 [Immediate Mode] の場合は、 データ フ レームの途中にア イ ド ル コー ド を挿入でき ますが、 [Completion Mode] の場合 は完了し たデータ フ レーム間にのみア イ ド ル コード を挿入でき ます。
使用可能なオプシ ョ ンは次の とお り です (詳細は 78 ページの 「[Flow Control]」 を参照)。
• None
• UFC
• Immediate Mode – NFC
• Completion Mode – NFC
• UFC + Immediate Mode – NFC
• UFC + Completion Mode – NFC
デフ ォル ト : None
[Back Channel]
シンプレ ッ ク ス Aurora コ アの場合にのみ [Back Channel] を選択でき ます。 デュプレ ッ ク ス Aurora コ アの場合、 こ の オプシ ョ ンは不要です。 使用可能なオプシ ョ ンは次の とお り です。
• Sidebands
• Timer
デフ ォル ト : Sidebands
注記 : [Sidebands] を使用する RX のみのシンプレ ッ ク ス デザイ ン と [Timer] を使用する RX のみのシンプレ ッ ク ス デ ザイ ンの機能的な違いはあ り ません。
Aurora 8B/10B v10.2 japan.xilinx.com 78PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
[Scrambler/Descrambler]
Aurora 8B/10B デザイ ンに 16 ビ ッ ト の付加ス ク ラ ンブラー /デス ク ラ ンブラーを追加する場合には、 こ のオプシ ョ ン をオンにし ます。 詳細は、 第 4 章の 「ス ク ラ ンブラー /デス ク ラ ンブラーの使用」 を参照し て く ださい。
デフ ォル ト : 未選択 (オフ)
[Little Endian Support]
すべてのイ ン ターフ ェ イ ス を リ ト ル エンデ ィ アン形式に変更する場合は、 こ のオプシ ョ ンをオンにし ます。 詳細は、 第 4 章の 「[Little Endian Support] の使用」 を参照し て く ださい。 コ アは、 デフ ォル ト でビ ッ グ エンデ ィ アン形式を使 用し ます。
デフ ォル ト : 未選択 (オフ)
[Vivado Lab Tools]
Aurora 8B/10B コ アに Vivado ラ ボ ツールを追加す る場合は、 こ のオプシ ョ ン をオンに し ます。 詳細は、 第 4 章の 「Vivado ラ ボ ツールの使用」 を参照し て く ださい。 こ のオプシ ョ ンによ ってデバッ グ イ ン ターフ ェ イ スが提供され、 Vivado Logic Analyzer にコ アのステータ ス信号が表示されます。
デフ ォル ト : 未選択 (オフ)
[CRC]
ユーザー データに CRC を使用する場合は、 こ のオプシ ョ ンをオンにし ます。 レーン幅 (2 または 4) に応じ て、 コ ア が CRC16 または CRC32 のいずれかを イ ンプ リ メ ン ト し ます。詳細は、第 4 章の 「CRC の使用」 を参照し て く ださい。
デフ ォル ト : 未選択 (オフ)
Aurora 8B/10B v10.2 japan.xilinx.com 79PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
[Shared Logic]
X-Ref Target - Figure 5-3
図 5-3 : [Shared Logic] タ ブ
Aurora 8B/10B v10.2 japan.xilinx.com 80PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
ト ラ ンシーバー共有 PLL ブロ ッ ク と そのロ ジ ッ ク を IP コ アまたはサンプル デザイ ンに含める場合、 このオプシ ョ ン をオンにし ます。
使用可能なオプシ ョ ン :
• [Include Shared Logic in Core]
• [include shared logic in example design]
デフ ォル ト : [include shared logic in example design]
[Additional transceiver control and status ports]
コ アの 上位に ト ラ ンシーバーの制御ポー ト と ステータ ス ポー ト を含める場合には、 こ のオプシ ョ ンをオンにし ま す。
デフ ォル ト : 未選択 (オフ)
X-Ref Target - Figure 5-4
図 5-4 : Zynq-7000、 Virtex-7、 および Kintex-7 デバイスの GTX ト ラ ンシーバーの [GT Selections] タ ブ
Aurora 8B/10B v10.2 japan.xilinx.com 81PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
X-Ref Target - Figure 5-5
図 5-5 : Virtex-7 FPGA GTH ト ラ ンシーバーの [GT Selections] タ ブ
Aurora 8B/10B v10.2 japan.xilinx.com 82PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
[Column Used]
ド ロ ッ プダウ ン リ ス ト から、 使用する ト ラ ンシーバーの適切な列を選択し ます。 このオプシ ョ ンは、 Virtex-7 および Kintex-7 デバイ スに対し てのみ有効で、 その他のデバイ スでは無効 と な り ます。
デフ ォル ト : left
[Rows]
ド ロ ッ プダウ ン リ ス ト から、 使用する ト ラ ンシーバーの適切な行を選択し ます。 こ のオプシ ョ ンは、 Artix®-7 デバイ スに対し てのみ有効で、 その他のデバイ スでは無効 と な り ます。
デフ ォル ト : top
[Lanes]
コ アで使用さ れる レーン数 (GTP、 GTX、 ま たは GTH) を選択し ます。 有効は範囲は 1 ～ 16 であ り 、 選択し た ター ゲ ッ ト デバイ スによ って異な り ます。
デフ ォル ト : 1
X-Ref Target - Figure 5-6
図 5-6 : Artix-7 FPGA GTP ト ラ ンシーバーの [GT Selections] タ ブ
Aurora 8B/10B v10.2 japan.xilinx.com 83PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
[Lane Assignment]
図 5-4 のイ ンフ ォ メ ーシ ョ ン エ リ ア (右側) の図を参照し て く ださい。2 つの行 (4 つのボ ッ ク スから成る) は、Virtex-7、 Kintex-7 FPGA、 および Artix-7 FPGA における ク ワ ッ ド を表し ています。 それぞれのア ク テ ィ ブ ボ ッ ク スには、 有効 な GTX、 GTH、 または GTP ト ラ ンシーバーが示されています。 ツールチッ プが表示され、 ハード ウ ェアにイ ンプ リ メ ン ト されている ト ラ ンシーバーを確認でき ます。
Aurora 8B/10B コ アは、 あ ら かじめ定義された方法で ト ラ ンシーバーを配置し ます。 また、 ト ラ ンシーバーの配置制 約 (LOC) を昇順に生成し ます。 マウ スでカーソルを移動し て、 7 シ リ ーズおよび Zynq-7000 フ ァ ミ リ ベースのデザイ ンで選択されている ト ラ ンシーバーを確認でき ます。 レーン選択でどのよ う に番号が入力されるかによ って、 ト ラ ンシーバーの LOC やコ アのイ ンプ リ メ ンテーシ ョ ンが変更される こ と はあ り ません。
推奨 : [Lane Assignment] は、 UltraScale アーキテ クチャ ベースのデザイ ンにはあ り ません。 タ イ ミ ング ク ロージャ を 達成するには、 連続的なレーン選択にする こ と を強 く 推奨し ます。
[GT Refclk1] および [GT Refclk2]
注記 : UltraScale デバイ スの場合、 [GT selections] タブはあ り ません。 Aurora IP コ アは、 あ らかじめ判断された GT 選 択に基づいて生成し ます。 デザイ ン要件に応じ て、 XDC で ト ラ ンシーバーのロ ケーシ ョ ンを変更する必要があ り ま す。
ド ロ ッ プダウ ン リ ス ト から GTP、 GTX、 または GTH ク ワ ッ ド用の基準ク ロ ッ ク ソース を選択し ます。
• デフォル ト 設定 : Artix-7 FPGA GTP ト ランシーバーの場合 は、 [GT Refclk1] – GTPQ0、 [GT Refclk2] - None
• デフォル ト 設定 : Virtex-7 および Kintex-7 FPGA GTX ト ランシーバーの場合は、 [GT Refclk1] – GTXQ0、 [GT Refclk2] - None
• デフォル ト 設定 : Virtex-7 および Kintex-7 FPGA GTH ト ランシーバーの場合は、 [GT Refclk1] – GTHQ0、 [GT Refclk2] - None
• GTXQ<n>/GTHQ<n>/GTPQ<n> は、 選択し たデバイ スおよびパッ ケージに基づいて異な り ます。
[Core Generation]
[OK] を ク リ ッ ク し てコ アを生成し ます。Aurora 8B/10B コ アのモジュールは、 コ アの 上位 と同じ名前で Vivado デザ イ ン ツールのプロ ジェ ク ト デ ィ レ ク ト リ に書き込まれます。 example_design デ ィ レ ク ト リ およびフ ァ イルの詳細は、 84 ページの 「出力生成」 を参照し て く ださい。
出力生成
カ ス タ マ イ ズ し た Aurora 8B/10B コ アは、 Vivado デザイ ン ツールのプ ロ ジ ェ ク ト で選択し た言語で HDL ソース モ ジ ュール セ ッ ト と し てサポー ト フ ァ イル と 共に提供されます。 これらのフ ァ イルは、 あ ら かじめ定義されたデ ィ レ ク ト リ 構造の中に配置されます。プロ ジェ ク ト デ ィ レ ク ト リ 名は、 このセ ク シ ョ ンで説明し た とお り にプロ ジェ ク ト 作成時に IP カ タ ロ グで入力し ます。 VHDL 言語を選択し た場合、 Zynq-7000 および 7 シ リ ーズ デバイ スでは VHDL ソース フ ァ イルが生成されます。 一方、 UltraScale デバイ ス をベース とするデザイ ンの場合、 IP コ アの上位ラ ッパー フ ァ イルは VHDL で、 下位のソース フ ァ イルは Verilog と な り ます。
詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用し た設計』 (UG896) [参照 7] を参照し て く ださい。
コ アへの制約こ こ では、 Vivado Design Suite 環境での Aurora コ ア制約について説明し ます。
必要な制約
このセ ク シ ョ ンは、 この IP コ アには適用されません。
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第 5 章 : デザイ ン フ ローの手順
デバイス、 パッ ケージ、 スピー ド グレー ドの選択
このセ ク シ ョ ンは、 この IP コ アには適用されません。
ク ロ ッ ク周波数
Aurora 8B/10B コ アのサンプル デザイ ンのク ロ ッ ク制約は、 次の 3 つのカテゴ リ に分類されます。
• GT 基準ク ロ ッ ク の制約
Aurora 8B/10B コ アは、 デザイ ンに 小値の基準ク ロ ッ ク を 1 つと 大値の基準ク ロ ッ ク を 2 つ使用し ます。 GT 基準 ク ロ ッ ク の数は、 ト ラ ン シーバーの選択に基づいて決定 さ れます (Vivado IDE の 2 ページ目にあ る [Lane Assignment])。 Vivado IDE の 1 ページ目で選択し た GT REFCLK 値を使用し て、 GT 基準ク ロ ッ ク に制約を与えま す。 GT 基準ク ロ ッ ク の制約には create_clock XDC コマン ド が使用されます。
• TXOUTCLK ク ロ ッ ク の制約
TXOUTCLK は、GT ト ラ ンシーバーの適用される基準ク ロ ッ ク と分周値に基づいて GT ト ラ ンシーバーで生成さ れ ま す。 ラ イ ン レ ー ト と レ ー ン 幅に基づい て、 Aurora 8B/10B コ ア が TXOUTCLK 周波数 を 算出 し ま す。 TXOUTCLK の制約には、 create_clock XDC コマン ド が使用されます。
• init_clk の制約
Aurora 8B/10B サンプル デザイ ンは、 デバウ ン ス回路を使用し て、 システム ク ロ ッ ク によ って非同期でク ロ ッ ク 供給される GT_RESET 信号をサンプルし ます。
ザイ リ ン ク スでは、 システム ク ロ ッ ク周波数を GT 基準ク ロ ッ ク周波数よ り 低 く する こ と を推奨し ています。 シ ステム ク ロ ッ ク の制約には、 create_clock XDC コマン ド が使用されます。
ク ロ ッ ク管理
該当な し
ク ロ ッ ク配置
該当な し
バンキング
該当な し
ト ラ ンシーバーの配置
GT ト ラ ンシーバーの配置制約には、set_property XDC コマン ド が使用されます。Vivado IDE の 2 つ目のページにツー ルチッ プ と し て表示されます。 参照用にサンプル XDC が提供されています。
I/O 規格および配置
正側の差動 ク ロ ッ ク 入力ピ ン (末尾に _P が付 く ) と 負側の差動 ク ロ ッ ク 入力ピ ン (末尾に _N が付 く ) が GT 基準 ク ロ ッ ク と し て使用されます。 GT 基準ク ロ ッ ク ピンの制約には、 set_property XDC コマン ド が使用されます。
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第 5 章 : デザイ ン フ ローの手順
フ ォルス パス
init_clk と ユーザー ク ロ ッ ク には相互関係があ り ません。 これら の 2 つの ク ロ ッ ク間には位相関係も存在し ません。 こ れ ら の ク ロ ッ ク ド メ イ ン は、 フ ォ ル ス パ ス と し て設定す る 必要が あ り ま す。 フ ォ ル ス パ ス の制約には、 set_false_path XDC コマン ド が使用されます。
サンプル デザイ ン XDC生成された verilog サンプル デザイ ンは、 2 バイ ト レーン幅、 6.6Gb/s ラ イ ン レー ト 、 および 660.0MHz の基準ク ロ ッ ク と し てコ ンフ ィ ギュ レーシ ョ ン されています。XC7VX690T-FFG1761-2 デバイ ス用に生成された XDC フ ァ イルは次 の とお り です。
-----------------------## XDC generated for xc7vx690t-ffg1761-2 device# 660.0MHz GT Reference clock constraint create_clock -name GT_REFCLK1 -period 1.515 [get_pins IBUFDS_GTE2_CLK1/O]####################### GT reference clock LOC #######################set_property LOC AW9 [get_ports GTHQ1_N] set_property LOC AW10 [get_ports GTHQ1_P] # TXOUTCLK Constraint:Value is selected based on the line rate (6.6 Gb/s) and lane width (2-Byte)create_clock -name tx_out_clk_i -period 3.03 [get_pins aurora_module_i/gt_wrapper_i/GTE2_INST/gthe2_i/TXOUTCLK] # USER_CLK Constraint:Value is selected based on the line rate (6.6 Gb/s) and lane width (2-Byte)create_clock -name user_clk_i -period 3.03 [get_pins clock_module_i/user_clk_buf_i/O] # 50 MHz Board Clock Constraintcreate_clock -name init_clk_i -period 20.000 [get_pins reset_logic_i/init_clk_ibufg_i/O]###### No cross clock domain analysis.Domains are not related ############## set_false_path -from [get_clocks init_clk_i] -to [get_clocks user_clk_i]set_false_path -from [get_clocks user_clk_i] -to [get_clocks init_clk_i]set_false_path -from [get_clocks init_clk_i] -to [get_clocks tx_out_clk_i]set_false_path -from [get_clocks tx_out_clk_i] -to [get_clocks init_clk_i]############################### GT LOC ###################################set_property LOC GTHE2_CHANNEL_X1Y4 [get_cells aurora_module_i/inst/gt_wrapper_i/aurora_8b10b_v9_0_0_multi_gt_i/gt0_aurora_8b10b_v9_0_0_i/gthe2_i]
上記の XDC は参照用です。 Vivado デザイ ン ツールでコ アが生成される際にサンプル デザイ ンの XDC が自動生成さ れます。
シ ミ ュ レーシ ョ ンこのセ ク シ ョ ンでは、 Vivado Design Suite 環境での IP シ ミ ュ レーシ ョ ンについて説明し ます。 Vivado シ ミ ュ レーシ ョ ン コ ンポーネン ト について、 またサード パーテ ィ ツールでサポー ト されている ものについては、『Vivado Design Suite ユーザー ガイ ド : ロ ジ ッ ク シ ミ ュ レーシ ョ ン』 (UG900) [参照 9] を参照し て く ださい。
Aurora IP コ アは、 サンプル デザイ ン用のデモ テス ト ベンチを提供し ます。 シ ミ ュ レーシ ョ ン ス テータ スは、 メ ッ セージでレポー ト さ れます。 「TEST COMPLETED SUCCESSFULLY」 と い う メ ッ セージは、 サンプル デザイ ンのシ ミ ュ レーシ ョ ンが完了し た こ と を示し ます。
Aurora 8B/10B v10.2 japan.xilinx.com 86PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
注記 : 「Reached max. simulation time limit」 と い う メ ッ セージは、シ ミ ュ レーシ ョ ンが正常に完了し なかっ た こ と を意味し ます。 詳細は、 付録 C 「デバッ グ」 を参照し て く ださい。
デュプレ ッ ク ス コ アのシ ミ ュ レーシ ョ ンは、 サンプル デザイ ン生成後にシングル ステ ッ プで実行でき ます。 シンプ レ ッ ク ス コ アのシ ミ ュ レーシ ョ ンには、 パー ト ナー コ アの生成が必要です。 パー ト ナー コ アは自動生成され、 [Open IP Example Design] を ク リ ッ クする と、 シ ミ ュ レーシ ョ ン フ ァ イル セ ッ ト の下に合成済みネ ッ ト リ ス ト が生成されま す。 シンプレ ッ ク ス コ アのサンプル デザイ ンを開 く 場合、 パー ト ナー コ アを合成する必要があ るため、 デュプレ ッ ク ス サンプル デザイ ンの生成よ り も多少時間がかか り ます。
注記 : シ ミ ュ レーシ ョ ンを実行する場合は、 [Lab Tools] をオンにする必要があ り ます。
詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用し た設計』 (UG896) [参照 7] を参照し て く ださい。
合成およびイ ンプ リ メ ンテーシ ョ ンこのセ ク シ ョ ンでは、Vivado® Design Suite 環境での合成およびイ ンプ リ メ ンテーシ ョ ンについて説明し ます。合成お よびイ ンプ リ メ ンテーシ ョ ンの詳細は、 『Vivado Design Suite ユーザー ガ イ ド : IP を使用し た設計』 (UG896) [参照 7] を参照し て く ださい。
イ ンプ リ メ ンテーシ ョ ン
概要
ク イ ッ ク ス ター ト サンプルには、 次のコ ンポーネン ト が含まれます。
• デフ ォル ト パラ メ ーターを使用し て生成された Aurora 8B/10B コ アのイ ン ス タ ン ス
° 単一 GTP または GTX ト ラ ンシーバーを使用する フルデュプレ ッ ク ス
° AXI4-Stream イ ン ターフ ェ イ ス
• サンプル デザイ ンの 2 つのイ ン ス タ ン ス をシ ミ ュ レーシ ョ ンする ためのデモ用テス ト ベンチ
Aurora 8B/10B サンプル デザイ ンは、 合成に関し ては Vivado Design Suite で検証され、 シ ミ ュ レーシ ョ ンに関し ては Mentor Graphics Questa® で検証されています。
コ アの生成
Vivado デザイ ン ツールを使用し て、 デフ ォル ト 値で Aurora 8B/10B コ アを生成する場合の手順は次の とお り です。
1. 作業デ ィ レ ク ト リ から Vivado ツールを起動し ます。 Vivado デザイ ン ツールの使用方法については、 『Vivado Design Suite ユーザー ガイ ド : IP を使用し た設計』 (UG896) [参照 7] を参照し て く ださい。
2. [Create New Project] → [New Project] ページで [Next] を ク リ ッ ク し ます。
3. 新しいプロ ジェ ク ト 名 と プロ ジェ ク ト の場所を入力し ます。
4. [Project Type] に [RTL Project] を選択し て、 [Next] を ク リ ッ ク し ます。
5. デバイ スには、 [xc7vx485tffg1157-1] を選択し ます。
6. プロ ジェ ク ト 作成後、 [Project Manager] パネルで [IP catalog] を ク リ ッ ク し ます。
7. /Communication_&_Networking/Serial_Interfaces の下にあ る IP カ タ ロ グで Aurora 8B/10B v10.2 コ アを指定し ます。
8. コ アをダブルク リ ッ ク し ます。
Aurora 8B/10B v10.2 japan.xilinx.com 87PG046 2014 年 4 月 2 日
第 5 章 : デザイ ン フ ローの手順
9. [OK] を ク リ ッ ク し ます。
サンプル デザイ ンの実装
サンプル デザイ ンは、 IP コ アから生成する必要があ り ます。 これを行 う には、 生成し た IP を右ク リ ッ ク し ます。 右 ク リ ッ ク メ ニューから [Open Example Design] を ク リ ッ ク し ます。 これで、 生成し た IP コ ア用のサンプル デザイ ンが 開き ます。[Run Implementation] を ク リ ッ クする と、合成と イ ンプ リ メ ンテーシ ョ ンを実行でき ます。その他、[Generate Bitstream] を ク リ ッ ク し て、 ビ ッ ト ス ト リ ームを生成でき ます。
注記 : XDC でデザイ ンのすべての入力および出力ポー ト に LOC および IO 規格を指定する必要があ り ます。
X-Ref Target - Figure 5-7
図 5-7 : Vivado IDE の [Customize IP] ページ
Aurora 8B/10B v10.2 japan.xilinx.com 88PG046 2014 年 4 月 2 日
第 6 章
サンプル デザイ ンの詳細この章では、 Vivado® Design Suite 環境で提供されているサンプル デザイ ンについて説明し ます。
デ ィ レ ク ト リ と フ ァ イルの内容サンプル デザイ ンのデ ィ レ ク ト リ 構造およびフ ァ イル内容の詳細は、 84 ページの 「出力生成」 を参照し て く ださい。
サンプル デザイ ン各 Aurora 8B/10B コ ア には、 シ ン プル なデー タ 転送 シ ス テ ム を 使用す る サ ン プル デザ イ ン (<component name>_exdes) が含まれています。 サンプル デザイ ンの詳細は、 84 ページの 「出力生成」 を参照し て く ださい。
図 6-1 に、フルデュプレ ッ ク ス コ アのサンプル デザイ ン ブロ ッ ク図を示し ます。表 6-1 は、サンプル デザイ ンのポー ト について説明し ています。
サンプル デザイ ンは、 コ アのすべてのイ ン ターフ ェ イ ス を使用し ます。 TX または RX イ ン ターフ ェ イ スのないシン プレ ッ ク ス コ アには、 FRAME_GEN または FRAME_CHECK ブロ ッ ク があ り ません。 フ レーム ジ ェ ネレーターが、 ス ト リ ー ミ ング イ ン ターフ ェ イ ス を使用し てコ アに一定のデータ ス ト リ ームを生成し ます。
サンプル デザイ ンを利用する こ と によ って、 Aurora 8B/10B デザイ ンを素早 く 構築し、 ボー ド上で動作させた り 、 モ ジ ュールのシ ミ ュ レーシ ョ ンを実行でき ます。 また、 サンプル デザイ ンを参照用 と し て利用し、 ク ロ ッ キング イ ン ターフ ェ イ スなど Aurora 8B/10B コ アの難しいイ ン ターフ ェ イ ス接続を容易に行 う こ と ができ ます。
X-Ref Target - Figure 6-1
図 6-1 : サンプル デザイ ン
Aurora 8B/10B v10.2 japan.xilinx.com 89PG046 2014 年 4 月 2 日
第 6 章 : サンプル デザイ ンの詳細
ボード上でサンプル デザイ ンを使用する場合は、<component name>_exdes.xdc フ ァ イルで適切なピンの割 り 当 てやク ロ ッ ク制約を作成する必要があ り ます。
表 6-1 : サンプル デザイ ンの I/O ポー ト
ポー ト 方向 説明
rxn[0:m–1] 入力 差動シ リ アル データ入力ピンの負側です。
rxp[0:m–1] 入力 差動シ リ アル データ入力ピンの正側です。
txn[0:m–1] 出力 差動シ リ アル データ出力ピンの負側です。
txp[0:m–1] 出力 差動シ リ アル データ出力ピンの正側です。
err_count[0:7] 出力予想値 と 異な る、 フ レーム チェ ッ カーが受信し たデータ ワー ド 数 を示し ます。
reset 入力サンプル デザイ ンの リ セ ッ ト 信号です。 こ の信号は、 基準ク ロ ッ ク 入力か ら生成さ れる user_clk 信号を使用し てデバウ ン ス処理 さ れます。
<reference clock(s)> 入力Aurora 8B/10B コ アの基準ク ロ ッ クは、 サンプル デザイ ンの 上位 に配線されています。 基準ク ロ ッ ク の詳細は、 38 ページの 「機能の 説明」 を参照し て く ださい。
<core error signals> 出力
Aurora 8B/10B コ アの Status および Control イ ン ターフ ェ イ スからの エラー信号は、 サンプル デザイ ンの 上位に現れ、 レジス タに格納 されます。 詳細は、 64 ページの 「ステータ ス、 制御、 および ト ラ ン シーバー イ ン ターフ ェ イ ス」 を参照し て く ださい。
<core channel up signals> 出力
コ アのチャネル ア ッ プ ステータ ス信号は、 サンプル デザイ ンの 上位に現れ、 レジス タに格納されます。 フルデュプレ ッ ク ス コ アに は、 1 つのチャネル ア ッ プ信号があ り 、 シンプレ ッ ク ス コ アにはサ ポー ト される各方向に 1 つのチャネル ア ッ プ信号があ り ます。詳細 は、 64 ページの 「ス テータ ス、 制御、 および ト ラ ンシーバー イ ン ターフ ェ イ ス」 を参照し て く ださい。
<core lane up signals> 出力
コ アのレーン ア ッ プ ステータ ス信号は、 サンプル デザイ ンの 上 位に現れ、レジス タに格納されます。コ アには、使用する各 GTP/GTX ト ラ ンシーバーに 1 つのレーン ア ッ プ信号があ り ます。シンプレ ッ ク ス コ アの場合、サポー ト されるチャネル方向で使用するそれぞれ の GTP/GTX ト ラ ンシーバーに対し て 1 つのレーン ア ッ プ信号があ り ます。 詳細は、 64 ページの 「ス テー タ ス、 制御、 およ び ト ラ ン シーバー イ ン ターフ ェ イ ス」 を参照し て く ださい。
<simplex initialization signals> 入力/出力
シンプレ ッ ク ス コ アの場合、サイ ド バン ド初期化ポー ト はレジス タ を介し、 サンプル デザイ ンの 上位に現れます。 詳細は、 64 ペー ジの 「ス テータ ス、 制御、 および ト ラ ンシーバー イ ン ターフ ェ イ ス」 を参照し て く ださい。
Aurora 8B/10B v10.2 japan.xilinx.com 90PG046 2014 年 4 月 2 日
第 7 章
テス ト ベンチAurora IP コ アは、 サンプル デザイ ン用のデモ テス ト ベンチを提供し ます。 この章では、 Aurora テス ト ベンチおよび その機能について説明し ます。 テス ト ベンチには、 次のモジュールが含まれます。
• 被試験デバイ ス (DUT)
• ク ロ ッ クおよび リ セ ッ ト ジェネレーター
• ステータ ス モニ ター
Aurora テス ト ベンチのコ ンポーネン ト は、 選択し た Aurora コ ア コ ンフ ィ ギュ レーシ ョ ンによ って異な り ますが、 基 本的な機能はすべてのコ ア コ ンフ ィ ギュ レーシ ョ ンで共通です。
Aurora テ ス ト ベンチ環境では、 高速シ リ アル イ ン ターフ ェ イ ス を使用し てループバ ッ ク モー ド でデュ プレ ッ ク ス Aurora コ アを接続し ます。 図 7-1 にデュプレ ッ ク ス コ ンフ ィ ギュ レーシ ョ ン用の Aurora テス ト ベンチを示し ます。
テス ト ベンチは、 あ ら かじめ定義し たシ ミ ュ レーシ ョ ン期間のチャ ネルのステータ ス を検出し、 ユーザー データ と UFC データの整合性を検証し ます。 channel_up のアサーシ ョ ン メ ッ セージによ って、 リ ン ク ト レーニングやチャ ネル ボンデ ィ ング (複数レーン デザイ ンの場合) が正常に行われた こ と を確認でき ます。FRAME_CHECK モジュール
X-Ref Target - Figure 7-1
図 7-1 : デュ プレ ッ クス コ ン フ ィ ギュ レーシ ョ ン用の Aurora テス ト ベンチ
Aurora 8B/10B v10.2 japan.xilinx.com 91PG046 2014 年 4 月 2 日
第 7 章 : テス ト ベンチ
がカ ウ ン ターを管理し ている ため、 エラー データの受信を確認でき ます。 エラー データが受信される と、 テス ト ベ ンチがエラーをフ ラ グ し ます。
Aurora テス ト ベンチ環境では、 高速シ リ アル イ ン ターフ ェ イ ス を使用し てシンプレ ッ ク ス Aurora コ ア と パー ト ナー シンプレ ッ ク ス Aurora コ アを接続し ます。 図 7-2 に、 DUT1 が TX のみのシンプレ ッ ク ス と し て コ ン フ ィ ギ ュ レー シ ョ ン され、 DUT2 が RX のみのシンプレ ッ ク ス と し てコ ンフ ィ ギュ レーシ ョ ン されたシンプレ ッ ク ス コ ンフ ィ ギュ レーシ ョ ンの Aurora テス ト ベンチを示し ます。
テス ト ベンチは、 あ らかじめ定義し たシ ミ ュ レーシ ョ ン期間の送信チャネル と 受信チャネルのステータ ス を検出し、ユーザー データ の整合性を検証し ます。 tx_channel_up および rx_channel_up のアサーシ ョ ン メ ッ セージに よ って、 リ ン ク ト レーニングやチャネル ボンデ ィ ング (複数レーン デザイ ンの場合) が正常に行われた こ と を確認で き ます。
X-Ref Target - Figure 7-2
図 7-2 : シンプレ ッ クス コ ン フ ィ ギュ レーシ ョ ン用の Aurora テス ト ベンチ
Aurora 8B/10B v10.2 japan.xilinx.com 92PG046 2014 年 4 月 2 日
Aurora 8B/10B v10.2 japan.xilinx.com 93PG046 2014 年 4 月 2 日
付録 A
検証、 互換性、 相互運用性付録 A では、 この IP コ アに対し て実行された互換性テス ト について説明し ます。
Aurora 8B/10B コ アは、 自動化されたハード ウ ェアおよびシ ミ ュ レーシ ョ ン テス ト を使用し てプロ ト コルに準拠し て いるかど う かが検証されます。 このコ アには、 コ アの機能の理解/検証に役立つ、 LFSR ( リ ニア フ ィ ード バッ ク シフ ト レジス タ ) を使用し て実装されたサンプル デザイ ンがあ り ます。
Aurora 8B/10B コ アは Aurora 8B/10B BFM (バス フ ァ ン ク シ ョ ン モデル) と独自のカス タ ム テス ト ベンチを使用し て検 証されています。 Aurora 8B/10B BFM では、 イ ン ターフ ェ イ ス レベルのチェ ッ クおよびエラー シナ リ オに加えて、 プ ロ ト コル準拠も検証されます。 自動テス ト システムによ り 、 ラ ンダムに選択された、 一般に広 く 使用されているデザ イ ン コ ン フ ィ ギ ュ レーシ ョ ンで一連のシ ミ ュ レーシ ョ ン テス ト が実行されています。 また、 Aurora 8B/10B コ アは、 ザイ リ ン ク ス ト ラ ンシーバーのデモ ボー ド を使用し て、 機能、 性能、 信頼性に関し てハード ウ ェ アでテス ト されて います。すべてのモジュールを対象とする Aurora 64B/66B 検証環境は、個々のモジ ュールのパラ メ ーターすべてをテ ス ト でき る よ う 、 常に変更されています。
Aurora 8B/10B コ アのハード ウ ェ ア テス ト には、 KC724、 KC705、 VC7203、 および AC722 ボード が使用され、 一連の テス ト シナ リ オが実証されています。
付録 B
移行およびア ッ プグレー ド付録 B には、ISE® から Vivado® Design Suite へデザイ ンを移行する際の情報、および 新版 IP コ アへのア ッ プグレー ド に関する情報が記載されています。 Vivado Design Suite でア ッ プグレードする場合のポー ト 変更およびユーザー ロ ジ ッ クへの影響 と いった重要な情報も こ こに記載されています。
Vivado Design Suite への移行Vivado Design Suite への移行方法については、 『Vivado Design Suite 移行手法ガ イ ド』 (UG911) [参照 10] を参照し て く ださい。
Vivado Design Suite でのア ッ プグレー ドコ アの 新 リ ビジ ョ ンでは、 旧バージ ョ ン と のピン互換性を備え る ためにい く つか変更が加え られま し た。 これらの変更は、 使いやすさ の向上を目的と し、 通常の階層的変更の一部と し て適用されま し た。 今後、 このよ う な変更はあり ません。
共有ロジ ッ ク
階層的変更の一部 と し て、 複数コ アで共有でき るすべてのロ ジ ッ ク を コ アに含める こ と が可能にな り 、 すでにコ アのサンプル デザイ ンに含まれています。
旧バージ ョ ンから共有ロ ジ ッ ク を含む新バージ ョ ンへ簡単にア ッ プグレードする方法はあ り ません。 詳細は、 この資料の 「共有ロ ジ ッ ク」 セ ク シ ョ ンを参照し て く ださい。
LocalLink ベースの Aurora コアから AXI4-Stream Aurora への移行
はじめに
こ こ では、 従来型 (LocalLink ベース) Aurora コ アから AXI4-Stream Aurora コ アへの移行について説明し ます。
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付録 B : 移行およびア ッ プグレー ド
事前に必要なもの
• AXI4-Stream プロ ト コルをサポー ト する Aurora 8B/10B v10.0 コ アを含む Vivado デザイ ン ツールのビル ド
• Aurora デ ィ レ ク ト リ 構造の知識
• Aurora サンプル デザイ ンの実行知識
• AXI4-Stream および LocalLink プロ ト コルに関する基本的な知識
• AXI4-Stream ア ッ プデー ト を含む、 コ アの 新製品ガイ ド (PG046)
• 参照用に以前の 『LogiCORE IP Aurora 8B/10B v5.3 データ シー ト 』 (DS637) [参照 11] および 『LogiCORE IP Aurora 8B/10B v5.3 ユーザー ガイ ド』 (UG353) [参照 12]
• マイ グレーシ ョ ン ガイ ド (こ の資料の付録)
制限
こ のセ ク シ ョ ンでは、AXI4-Stream をサポー ト する Aurora 8B/10B コ アの制限事項について説明し ます。Aurora 8B/10B コ アを AXI4-Stream 準拠のイ ン ターフ ェ イ ス コ アへ接続する際には、 2 つの制限事項に注意する必要があ り ます。
• Aurora 8B/10B コ アは、連続的に位置合わせされたス ト リ ームおよび連続的に位置合わせされていないス ト リ ーム のみをサポー ト し ます。 位置バイ ト は、 パケ ッ ト の 後でのみ有効です。 つま り 、 tkeep は、 tlast がアサー ト された と きのみサンプルされます。
• AXI4-Stream プロ ト コルは、 パケ ッ ト の 後でデータがない転送をサポー ト し ますが、 Aurora 8B/10B コ アではパ ケ ッ ト の 後で 1 バイ ト 以上が有効であ る必要があ り ます。 つま り 、tkeep には、tlast がアサー ト されている 間に 0 以外の値が含まれる必要があ り ます。
主な変更点
主な変更点は、 AXI4-Stream イ ン ターフ ェ イ スの追加です。
• ユーザー イ ン ターフ ェ イ スが従来型 LocalLink (LL) から AXI4-Stream に変更されます。
• すべての AXI4-Stream 信号はア ク テ ィ ブ High であ るのに対し て、 LocalLink 信号はア ク テ ィ ブ Low です。
• サンプル デザイ ンのユーザー イ ン ターフ ェ イ ス とデザイ ンの 上位フ ァ イルは AXI4-Stream です。
• AXI4-Stream Aurora コ アには新たにシム モジュールが追加され、 AXI4-Stream 信号を LL へ変換し、 また LL を AXI4-Stream 信号へ戻すために使用されます。
° 送信イ ン ターフ ェ イ スの AXI4-Stream - LL 間シム モジュールは、 すべての AXI4-Stream 信号を LL へ変換し ます。
° シム モジュールは、AXI4-Stream と LocalLink 間での信号のア ク テ ィ ブ High と ア ク テ ィ ブ Low の変更に対応 し ます。
° SOF_N ビ ッ ト と REM ビ ッ ト のマ ッ プの生成は、 シム モジュールで行われます。
° 受信イ ン ターフ ェ イ スの LL - AXI4-Stream 間シム モジュールは、 すべての LL 信号を AXI4-Stream へ変換し ます。
• コ アの 上位には、 各イ ン ターフ ェ イ ス (PDU、 UFC、 および NFC) に個別の AXI4-Stream - LL 間および LL - AXI4-Stream 間シム モジュールがイ ン ス タ ンシエー ト されます。
• Aurora サンプル デザイ ンのフ レーム ジェネレーターと チェ ッ カーには、生成された AXI4-Stream デザイ ン と イ ン ターフ ェ イ スする ため、 LL - AXI4-Stream 間および AXI4-Stream - LL 間シム モジ ュールがそれぞれイ ン ス タ ンシ エー ト されます。
ブロ ッ ク図
図 B-1 に、従来型 LocalLink イ ン ターフ ェ イ ス を使用する Aurora サンプル デザイ ンを示し ます。図 B-2 に、AXI4-Stream イ ン ターフ ェ イ ス を使用する Aurora サンプル デザイ ンを示し ます。
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付録 B : 移行およびア ッ プグレー ド
移行手順
Vivado Design Suite 環境で AXI4-Stream Aurora コ アを生成し ます。
コ アをシ ミ ュ レーシ ョ ンする
1. /simulation/functional デ ィ レ ク ト リ にあ る vsim -do simulate_mti.do フ ァ イルを実行し ます。
2. Questa® SIM が起動し、 モジ ュールを コ ンパイルし ます。
3. wave_mti.do フ ァ イルが自動的に AXI4-Stream 信号を ロード し ます。
4. シ ミ ュ レーシ ョ ンを実行し ます。 これには多少の時間を要する場合があ り ます。
a. 初にレーン ア ッ プ信号がアサー ト されます。
b. 次にチャネル ア ッ プ信号がアサー ト され、 データ転送が開始し ます。
X-Ref Target - Figure B-1
図 B-1 : 従来型 LocalLink の Aurora サンプル デザイ ン
X-Ref Target - Figure B-2
図 B-2 : AXI4-Stream の Aurora サンプル デザイ ン
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付録 B : 移行およびア ッ プグレー ド
c. すべてのフ ロー制御イ ン ターフ ェ イ スからデータ転送が開始し ます。
d. フ レーム チェ ッ カーが受信し たデータ を連続的にチェ ッ ク し、 データの不一致をすべてレポー ト し ます。
5. テス ト のステータ ス を示す TEST PASS または TEST FAIL ステータ スが Questa SIM コ ン ソールに表示されます。
コ アを実装する
1. /implement デ ィ レ ク ト リ にあ る /implement.sh (Linux の場合) を実行し ます。
2. イ ンプ リ メ ン ト ス ク リ プ ト がコ アを コ ンパイルし、 Vivado デザイ ン ツール環境でフ ァ イルを実行し て、 コ アの ビ ッ ト フ ァ イル と ネ ッ ト リ ス ト を生成し ます。
既存の LocalLink ベース Aurora デザイ ンへ統合する
1. Aurora コ アには、 既存の LL ベース イ ン ターフ ェ イ ス と接続する ための軽量なシム モジュールがあ り ます。 この シムは、 aurora_8b10b_v8_3 バージ ョ ンから コ アに含まれています。
2. AXI4-Stream Aurora コ アからの LL Aurora コ アのエ ミ ュ レーシ ョ ンは、 96 ページの図 B-2 を参照し て く ださい。
3. AXI4-Stream Aurora コ アの src デ ィ レ ク ト リ に、 2 つのシム (<component name>_ll_to_axi.v[hd] および <component name>_axi_to_ll.v[hd]) が提供されています。
4. LL ベース デザイ ンの 上位に、 こ の 2 つのシム と <component name>.v[hd] を イ ン ス タ ンシエー ト し ます。
5. 96 ページの図 B-2 のよ う に、 シム と AXI4-Stream Aurora デザイ ンを接続し ます。
6. 新の AXI4-Stream Aurora コ アは、 既存のすべての LL ベース デザイ ンにプラ グ イ ンでき ます。
Vivado IDE の変更
図 B-3 の IP シンボル の図に AXI4-Stream 信号を示し ています。
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付録 B : 移行およびア ッ プグレー ド
X-Ref Target - Figure B-3
図 B-3 : AXI4-Stream 信号
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付録 C
デバッ グこの付録では、 ザイ リ ン ク ス サポー ト ウ ェブサイ ト よ り 入手可能な リ ソース情報を紹介し、 Aurora 8B/10B コ アを使 用するデザイ ンをデバッ グする際に利用でき るデバッ グ ツールおよびデバッ グ手順について説明し ています。こ こ で は、 フ ロー図を用いてデバッ グ プロセス を説明し ます。
ザイ リ ン クス ウ ェ ブサイ トAurora 8B/10B コ アを使用し た設計およびデバッ グでヘルプが必要な場合は、ザイ リ ン ク ス サポー ト ウ ェブ ページか ら製品の資料、 リ リ ース ノ ー ト 、 アンサーなどを参照するか、 テ ク ニカル サポー ト でケース を開いて く ださい。
資料
この製品ガイ ド は Aurora 8B/10B コ ア に関する主要資料です。 このガイ ド並びに全製品の設計プロセス をサポー ト す る 資料はすべて、 ザ イ リ ン ク ス サ ポー ト ウ ェ ブ ページ (http://japan..xilinx.com/support/) ま た はザ イ リ ン ク ス の Documentation Navigator から入手でき ます。
Documentation Navigator は、 ダウ ン ロード ページ (http://japan.xilinx.com/download) の [デザイ ン ツール] タブから ダウ ン ロード でき ます。 このツールの詳細および機能は、 イ ン ス ト ール後にオン ラ イ ン ヘルプを参照し て く ださ い。
フ ァ ミ リ 別に資料を検索する場合は、 japan.xilinx.com/support にア ク セス し て く ださい。
ソ リ ューシ ョ ン別に資料を検索する場合は、 次の方法でア ク セス し て く ださい。
1. japan.xilinx.com/support にア ク セス し ます。
2. ウ ェブ ページのヘッ ダー部分にあ る [資料] タブを選択し ます。
このページでは、 デバイ ス、 ボード、 IP、 デザイ ン ツール、 資料タ イプ、 ト ピ ッ ク別にザイ リ ン ク ス資料が分類 されて表示されます。
ソ リ ューシ ョ ン セン ター
Aurora 8B/10B コ ア関連のサポー ト 情報は、 Aurora ソ リ ューシ ョ ン セン ターを参照し て く ださい。
アンサー
アンサーには、 よ く 発生する問題についてその解決方法、 およびザイ リ ン ク ス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の 新情報にア ク セスでき る よ う 作成および管理されています。
こ のコ アに関する アンサーの検索には、 ザイ リ ン ク ス サポー ト ウ ェブページにあ る検索ボ ッ ク ス を使用し ます。 よ り 的確な検索結果を得るには、 次のよ う なキーワード を使用し て く ださい。
• 製品名
• ツールで表示される メ ッ セージ
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付録 C : デバッ グ
• 問題の概要
検索結果は、 フ ィ ルター機能を使用し て さ らに絞 り 込むこ と ができ ます。
アンサー データベースの検索機能の使用方法は次の とお り です。
1. japan.xilinx.com/support にア ク セス し ます。 検索ボ ッ ク スは、 このウ ェブ ページの上部にあ り ます。
2. 検索ボ ッ ク スにキーワード を入力し て [検索] を ク リ ッ ク し ます。
° 検索可能なキーワード の例には、 製品名、 エラー メ ッ セージ、 問題の概要などがあ り ます。
° Aurora 8B/10B コ アに関するすべてのアンサーを表示させる場合は、 「Aurora 8B10B」 と入力し て検索し て く ださい。
Aurora 8B/10B コ アのマス ター アンサー
AR : 54367
テ クニカル サポー トザイ リ ン ク スでは、製品資料に記述されている よ う に、 japan.xilinx.com/support から この LogiCORE™ IP 製品のテ ク ニ カル サポー ト を提供し ています。 資料で定義されていないデバイ スにイ ンプ リ メ ン ト し た り 、 製品資料で記述されて いる範囲を超えてカス タマイ ズ し た り 、 あ るいは 「DO NOT MODIFY」 と記述されているデザイ ン セ ク シ ョ ンに変更 を加えた り し た場合、 タ イ ミ ング、 機能、 製品サポー ト は保証されません。
テ ク ニカル サポー ト へのお問い合わせ方法は、 次の とお り です。
1. japan.xilinx.com/support にア ク セス し ます。
2. 「その他の リ ソース」 の下のウ ェブケース を作成 リ ン ク を ク リ ッ ク し、 ウ ェブケース を開き ます。
ウ ェブケース を作成する際は、 次の情報を含めて く ださ い。
• パッ ケージおよびデバイ ス ス ピード グレード を含むターゲ ッ ト FPGA の情報
• 該当するすべての Vivado® デザイ ン ツール、合成ツール (XST 以外の場合)、およびシ ミ ュ レーターのソ フ ト ウ ェ ア バージ ョ ン
• Aurora 8B/10B コ ア生成中に作成された XCI フ ァ イル
こ のフ ァ イルは、 Vivado デザイ ン ツールのプロ ジ ェ ク ト 用に指定し たデ ィ レ ク ト リ にあ り ます。 問題によ って は、 フ ァ イルの追加を求められる場合があ り ます。 ウ ェブケースに含める特定フ ァ イルについては、 この資料の関連セ ク シ ョ ンを参照し て く ださ い。
注記 : すべての問題がウ ェブケースの利用対象にな るわけではあ り ません。 ウ ェブケース ツールにロ グ イ ン し てサ ポー ト オプシ ョ ンを確認し て く ださい。
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付録 C : デバッ グ
Aurora 8B/10B v10.2 japan.xilinx.com 101
デバッ グ ツールAurora 8B/10B コ ア デザイ ンの問題を解決するには、 数多 く のツールを利用でき ます。 さ まざまな状況をデバッ グす るのに有益なツールを理解し てお く こ と が重要です。
Transceiver Wizardシ リ アル ト ラ ンシーバーの属性は、 Aurora 8B/10b コ アの機能および性能に影響する も重要な要素です。 こ のコ ア の 新の属性情報は、 付録 D 「Transceiver Wizard でラ ッパー フ ァ イルを生成」 を参照し て く ださい。
Vivado ラボ ツール
Vivado ラ ボ ツールは、 Logic Analyzer (ILA) および Virtual I/O (VIO) コ ア をユーザーのデザ イ ンに直接挿入し ます。 Vivado ラ ボ ツールを使用する と、 ト リ ガー条件を設定し て、 ハー ド ウ ェ アでアプ リ ケーシ ョ ンおよび統合ブロ ッ ク のポー ト 信号をハード ウ ェアに取 り 込むこ と ができ ます。 取 り 込まれた信号は、 その後解析でき ます。 Vivado IDE の この機能は、 ザイ リ ン ク ス デバイ スで実行されるデザイ ンの論理デバッ グ と検証に使用されます。
Vivado ロ ジ ッ ク アナラ イザーは次の論理デバッ グ IP コ ア と共に使用されます。
• ILA 3.0 (およびそれ以降のバージ ョ ン)
• VIO 3.0 (およびそれ以降のバージ ョ ン)
詳細は、 『Vivado Design Suite ユーザー ガイ ド : プロ グ ラ ムおよびデバッ グ』 (UG908) [参照 13] を参照し て く ださい。
リ フ ァ レンス ボー ド
Aurora 8B/10B コ ア はさ まざまなザイ リ ン ク ス開発ボード でサポー ト されています。 これらのボード を使用し て、 デ ザイ ンのプロ ト タ イプを作成し、 コ アがシステム と通信でき る よ う にし ます。
• 7 シ リ ーズ FPGA 評価ボード
° KC705
° KC724
° VC7203
° AC722
° VC707
シ ミ ュ レーシ ョ ン デバッ グ
シ ミ ュ レーシ ョ ンでレーン ア ッ プ と チャネル ア ッ プが確認できない
• これらの問題を解決する も簡単な方法は、 動作し ていないシ リ アル ト ラ ンシーバー イ ン ス タ ン スの出力信号 を確認し ます。
• シ リ アル ト ラ ンシーバーの基準ク ロ ッ ク と ユーザー ク ロ ッ ク がすべて ト グルし ている こ と を確認し ます。
• シ リ アル ト ラ ンシーバー ラ ッパーからの txoutclk 信号が ト グルし ているかをチェ ッ ク し ます。 これが ト グル し ていない場合、 PMA がロ ッ ク を完了する までしばら く 待機する必要があ り ます。 通常、 レーン ア ッ プおよび
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付録 C : デバッ グ
チャネル ア ッ プには約 6 ～ 9µs 必要です。シンプレ ッ ク ス デザイ ンの場合は、 も う 少し時間がかかる可能性があ り ます。
• txn と txp が ト グルし ているかを確認し ます。 これらが ト グルし ていない場合、 待機時間が十分であったか、 ま た別の信号で tx 信号を駆動し ていないかを確認し て く ださい。
• デザイ ンの pll_not_locked をチェ ッ ク し ます。 こ の信号がア ク テ ィ ブ High 状態で保持されている場合、 Aurora モジュールは初期化を実行でき ません。
• power_down 信号がアサー ト されていないこ と を確認し ます。
• 各シ リ アル ト ラ ンシーバーからの txn および txp 信号が、 チャネルの反対側にあ る対応する シ リ アル ト ラ シー バーの rxn および rxp 信号にそれぞれ接続されているかを確認し ます。
• Verilog シ ミ ュ レーシ ョ ンの場合は、 glbl モジ ュールを イ ン ス タ ンシエー ト し、 このモジ ュールを使用し てシ ミ ュ レーシ ョ ン開始時に power_up リ セ ッ ト を駆動し て コ ン フ ィ ギ ュ レーシ ョ ン後に生じ る リ セ ッ ト をシ ミ ュ レー シ ョ ン し ます。 こ の リ セ ッ ト 信号は、 数サイ クル間保持する必要があ り ます。
例と し て次のコード を使用でき ます。
//Simulate the global reset that occurs after configuration at//the beginning//of the simulation.assign glbl.GSR = gsr_r;assign glbl.GTS = gts_r;
initial begin gts_r = 1'b0; gsr_r = 1'b1; #(16*CLOCKPERIOD_1); gsr_r = 1'b0; end
複数のチャネルを使用し ている場合は、チャネルの両側のすべてのシ リ アル ト ラ ンシーバーが正しい順序で接続され ている こ と を確認し て く ださ い。
シ ミ ュ レーシ ョ ンでチャネル ア ッ プは確認できるが、s_axi_tx_tvalid がアサー ト されない (High にならない)• モジュールにフ ロー制御が含まれているが使用し ていない場合、 リ ク エス ト 信号が Low 駆動し ているかを確認し
て く ださい。s_axi_nfc_req と s_axi_ufc_tx_req はア ク テ ィ ブ High です。つま り 、 これらが High の場合、 チャネルがフ ロー制御用に割 り 当て られるため、 s_axi_tx_tvalid は Low のま ま と な り ます。
• warn_cc と do_cc が継続的に High 駆動されていないこ と を確認し ます。 ク ロ ッ ク の次の立ち上が り エ ッ ジで do_cc 信号が High 駆動される と常に、ク ロ ッ ク コ レ ク シ ョ ン文字を送信するためにチャネルが使用されるため、 s_axi_tx_tvalid がデ ィ アサー ト されます。
• NFC が有効の場合は、チャネルの反対側のデザイ ンが NFC XOFF メ ッ セージを送信し ていないこ と を確認し て く ださい。 反対側で NFC XON メ ッ セージが送信され、 再びフ ローが再開される まで、 通常データ用のチャネルは 無効と な り ます。 詳細は、 第 2 章の 「ネイ テ ィ ブ フ ロー制御イ ン ターフ ェ イ ス」 を参照し て く ださい。
Aurora チャネルを通過する際にバイ ト とワー ドが失われる
• AXI4-Stream イ ン ターフ ェ イ ス を使用し ている場合、 データの記述が正しいこ と を確認し て く ださい。 ユーザー が も犯しがちな間違いは、tvalid を考慮する こ と な く ワード は書き込まれる もの と考えている点です。 また、 tlast がアサー ト されている と きにどのバイ ト が有効であ るかを示すため、tkeep 信号を使用する必要があ る こ と にも注意し て く ださ い。 tlast がアサー ト されていない場合、 tkeep は無視されます。
• RX イ ン ターフ ェ イ スから正し く 読み出し を実行し ているかを確認し て く ださい。 データおよびフ レー ミ ング信 号は、 tvalid がアサー ト されている間のみ有効です。
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付録 C : デバッ グ
デザイ ン コ ンパイル中の問題
• コ ンパイル時、 src デ ィ レ ク ト リ のすべてのフ ァ イルを含める よ う にし て く ださい。
• VHDL を使用し ている場合は、 合成に aurora_pkg.vhd フ ァ イルを必ず含める必要があ り ます。
次の手順
前述のデバッ グ方法を試し て も問題が解決できない場合は、サポー ト ケース を開いてザイ リ ン ク ス サポー ト 担当者に 問題について質問し て く ださ い。
ウ ェブケースから テ ク ニカル サポー ト ケース を作成するには、次のザイ リ ン ク ス ウ ェブサイ ト を参照し て く ださい。
japan.xilinx.com/support/clearexpress/websupport.htm
ケース を作成する際に必要な もの :
• 問題の詳細な説明と、 前述のデバッ グ手順の結果
• シ ミ ュ レーシ ョ ンの VCD または WLF ダンプの添付
ソ リ ューシ ョ ンについて さ ま ざ ま な意見が必要な場合は、 ザイ リ ン ク ス ユーザー コ ミ ュ ニテ ィ を ご利用 く だ さ い。 forums.xilinx.com/xlnx/
ハー ド ウ ェ ア デバッ グAurora 8B/10B コ アには、 サンプル デザイ ンで Vivado ラ ボ ツールを使用するオプシ ョ ンがあ り ます。 サンプル デザ イ ンには ILA および VIO コ アがすでにイ ン ス タ ンシエー ト されてお り 、重要なステータ ス信号や制御信号が接続され ています。
推奨 : シ リ アル ト ラ ンシーバーの属性がア ッ プデー ト されている こ と を確認し て く ださい。シ リ アル ト ラ ンシーバー の属性設定をア ッ プデー ト する方法および詳細は、 付録 D 「Transceiver Wizard でラ ッパー フ ァ イルを生成」 を参照 し て く ださい。 こ のセ ク シ ョ ンでは、 よ く 発生する問題のデバッ グ フ ローを図で示し ます。
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付録 C : デバッ グ
図 C-1 では、 ハード ウ ェ ア デバッ グの実行手順を示し ています。
X-Ref Target - Figure C-1
図 C-1 : フ ロー図
Aurora 8B/10B v10.2 japan.xilinx.com 104PG046 2014 年 4 月 2 日
付録 C : デバッ グ
手順 1 : ト ラ ンシーバーのデバッ グ
ト ラ ンシーバーは、 Aurora コ アの重要な構築ブロ ッ ク であ る ため、 ト ラ ンシーバー動作をデバッ グ し て正常な動作を 保証する こ と が何よ り も大切です。 図 C-2 は、 ト ラ ンシーバー関連の問題をデバッ グする際の手順を示し ています。
1. デバイ ス シ リ コ ンのバージ ョ ンに基づいて属性をア ッ プデー ト
ト ラ ンシーバーの属性は、 ボー ド で使用されているデバイ スのシ リ コ ン バージ ョ ンに対応する必要があ り ます。 各シ リ コ ンのバージ ョ ンに与え られた適切な回避策およびアンサーのソ リ ューシ ョ ンをすべて適用し ます。
X-Ref Target - Figure C-2
図 C-2 : GT デバッ グのフ ロー図
Aurora 8B/10B v10.2 japan.xilinx.com 105PG046 2014 年 4 月 2 日
付録 C : デバッ グ
2. GT REFCLK の確認
ト ラ ンシーバーの基準ク ロ ッ ク には低ジ ッ ターの差動ク ロ ッ ク を供給する必要があ り ます。 オンボード の差動クロ ッ ク を ト ラ ンシーバーへ接続する こ と によ って、 外部ク ロ ッ ク生成の問題や ト ラ ンシーバーへ接続される外部ク ロ ッ ク ケーブルの問題に限定する こ と ができ ます。
3. GT PLL ロ ッ ク の確認
ト ラ ンシーバーは、 入力される GT REFCLK にロ ッ ク し、 plllock 信号をアサー ト し ます。 こ の信号は、 Aurora サンプル デザイ ンでは tx_lock 信号 と し て現れます。 GT PLL 属性が適切に設定されてお り 、 ト ラ ンシーバー が、指定し た ラ イ ン レー ト とデータパス幅に基づいて適切な周波数の txoutclk 信号を生成する こ と を確認し ま す。 Virtex®-7 および Kintex®-7 FPGA GTX/GTH ト ラ ンシーバーの場合、 Aurora コ アは生成された コ アの Channel PLL (CPLL) を使用し、 Artix®-7 FPGA GTP ト ラ ンシーバーの場合は PLL0/PLL1 を使用する と い う 点に留意し て く ださい。
4. GT 初期化シーケン ス
Aurora コ アは、 シーケンシャル モー ド で リ セ ッ ト モード を使用する ため、 すべての ト ラ ンシーバー コ ンポーネ ン ト が順次 リ セ ッ ト されます。 ト ラ ンシーバーの初期化が完了する と、 txresetdone および rxresetdone 信 号がアサー ト されます。通常、rxresetdone のアサー ト 時間は、TXRESETDONE よ り も長 く な り ます。gt_reset 信号のパル ス 幅が それぞれの ト ラ ン シーバー ガ イ ド ラ イ ン に準拠 し て い る こ と を 確認 し て く だ さ い。 txresetdone および rxresetdone 信号は、 Aurora サンプル デザイ ンに含まれてお り 、 モニターでき ます。
5. LOOPBACK コ ンフ ィ ギュ レーシ ョ ン テス ト
ループバッ ク モード は、 ト ラ ンシーバー データパスの特殊な コ ンフ ィ ギ ュ レーシ ョ ンです。 Aurora サンプル デ ザイ ンの loopback ポー ト がループバッ ク モード を制御し ます。 ループバッ ク モード には 4 種類あ り 、 それら のガ イ ド ラ イ ンおよび詳細は、 該当する ト ラ ンシーバーのユーザー ガイ ド を参照し て く ださい。 図 C-3 に、 4 つ のループバッ ク モード を備えたループバッ ク テス ト のコ ンフ ィ ギ ュ レーシ ョ ンを示し ます。
X-Ref Target - Figure C-3
図 C-3 : ループバッ ク テス ト の概略図
Aurora 8B/10B v10.2 japan.xilinx.com 106PG046 2014 年 4 月 2 日
付録 C : デバッ グ
手順 2 : USER_CLK の生成
GT は、 ラ イ ン レ ー ト お よ び レ ー ン 幅のパ ラ メ ー タ ー値に基づい て txoutclk を 生成 し ま す。 txoutclk か ら user_clk が生成され、 Aurora 8B/10B コ アはこ の信号を FPGA ロ ジ ッ ク ク ロ ッ ク と し て使用し ます。
こ のため、 ユーザーは user_clk が txoutclk か ら予想どお り の周波数で適切に生成されているかを確認する必要 があ り ます。 user_clk の周波数が予想範囲から外れている場合は、 適用し た GT 基準ク ロ ッ ク の周波数をチェ ッ ク する必要があ り ます。 さ らに、 GT PLL 属性をチェ ッ ク し て、 生成された txoutclk 周波数が適切であ るかを確認し ます。
手順 3 : LANE_UP のアサー ト
lane_up 信号のアサー ト は、 GT と そのチャ ネル パー ト ナー間の通信が確立され、 リ ン ク ト レーニングが正常に行 われた こ と を示し ます。 こ の信号は VIO へ接続されている ため、 モニ ター可能です。 lane_up がアサー ト されない 場合は、 LANE_INIT_SM モジュールの FSM ステー ト 信号を確認し てデバッ グを実行する必要があ り ます。 lane_up のアサー ト に関する詳細は、 『Aurora 8B/10B プ ロ ト コル仕様 v2.2 』 (SP002) [参照 4] の 「Lane Initialization Procedure」 を参照し て く ださい。
手順 4 : CHANNEL_UP のアサー ト
channel_up 信号のアサー ト は、 チャ ネル パー ト ナー間で転送さ れる Aurora 8B/10B プ ロ ト コルで定義さ れた検証 シーケン スおよび 4 つの検証シーケン スの受信完了が基準にな り ます。 こ の信号は、 channel_up_i と し て VIO へ接続 されています。 channel_up がアサー ト されない場合は、 CHANNEL_INIT_SM モジュールの FSM ステー ト 信号を確 認し てデバッ グを実行する必要があ り ます。 channel_up のアサー ト に関する詳細は、 『Aurora 8B/10B プロ ト コル仕 様 v2.2 』 (SP002) [参照 4] の 「Channel Verification Procedure」 を参照し て く ださい。
手順 4A : チャネル ボンデ ィ ングのアサー ト
複数レーンの Aurora デザイ ンには、チャネル ボンデ ィ ングが必要です。チャネル ボンデ ィ ングは GT で実行され、必 要な ロ ジ ッ クは transceiver_wrapper モジュールに含まれます。 チャネル ボンデ ィ ング レベル、 マス ターおよびス レー ブの接続が適切であ る こ と を確認する必要があ り ます。 channel_up のアサー ト に関する詳細は、 『Aurora 8B/10B プ ロ ト コル仕様 v2.2 』 (SP002) [参照 4] の 「Channel Bonding Procedure」 を参照し て く ださい。
手順 4B : CHANNEL_UP のアサー ト
こ の手順は、 前述の手順 4 と同じです。
手順 5 : データ転送 channel_up がアサー ト さ れた後、 Aurora 8B/10B コ アはデー タ 転送を開始で き ます。 デー タ エ ラ ーは、 VIO で err_count_r 信号 と し てモニ ターでき ます。 データ転送をモニ ターする ため、 tx_d 信号 と rx_d 信号が VIO に接 続されています。 こ のほか、 soft_err、 hard_err、 および frame_err 信号も VIO に接続されています。 GT は、 ク ロ ッ ク コ レ ク シ ョ ンやチャネル ボンデ ィ ング用に FIFO を使用し ます。 この GT FIFO のオーバーフ ロー /アンダー フ ローは、 hard_err (HARD_ERR) の原因 と な り ます。 GT FIFO の オーバーフ ロー /アンダーフ ロー エラーを修正す るには、 GT の CLK_COR_MIN_LAT および CLK_COR_MAX_LAT 属性を変更する必要があ り ます。
注記 : src デ ィ レ ク ト リ の下にあ る err_detect モジュールに ENABLE_SOFT_ERR_MONITOR パラ メ ーターがあ り ます。 これを使用し て リ ーキー バケ ッ ト アルゴ リ ズムを制御でき ます。デバッ グ目的と し て、 このパラ メ ーターを 0 にする と、 この リ ーキー バケ ッ ト アルゴ リ ズムを無効にでき ます。
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付録 C : デバッ グ
シ ミ ュ レーシ ョ ンではチャネルア ッ プを確認できるが、 ハー ドウ ェ アでは確認できない
• reset と gt_reset 入力は両方と も ア ク テ ィ ブ High です。 ハード ウ ェアで リ セ ッ ト の極性が適切に処理されて いるかを確認し ます。
• refclk の周波数は、 生成された Aurora 8B/10B コ アが求める周波数 と同じであ るかを確認し ます。
• refclk が合成回路で駆動されている場合、 合成回路が安定 (ロ ッ ク ) し ている こ と を確認し ます。
• TXP/TXN から RXP/RXN へのケーブル接続が適切であ るかを確認し ます。
• シ リ アル ト ラ ンシーバーから RXNOTINTABLE エラーが確認された場合には、IBERT を使用し て リ ン ク を有効に し て く ださい。 チャネル上で BER がないよ う にし て く ださい。 IBERT ツールのス イープ テス ト を用いて、 IBERT で BER ゼロ と なる シ リ アル ト ラ ンシーバー属性を使用し ます。
• 連続的な ソ フ ト エラーはハード エラーと な り 、 チャネルを再初期化し ます。 <component name>_err_detect モ ジ ュールで ENABLE_SOFT_ERR_MONITOR を 0 に設定し、 ソ フ ト エラーからのハー ド エラー アサーシ ョ ンを 無効にし ます。
その他のサポー ト
前述のデバッ グ方法を試し て も問題が解決できない場合は、サポー ト ケース を開いてザイ リ ン ク ス サポー ト 担当者に 問題について質問し て く ださ い。
ウ ェブケースから テ ク ニカル サポー ト ケース を作成するには、次のザイ リ ン ク ス ウ ェブサイ ト を参照し て く ださい。
japan.xilinx.com/support/clearexpress/websupport.htm
ケース を作成する際に必要な もの :
• 問題の詳細な説明と、 前述のデバッ グ手順の結果
• 前述の手順で Vivado ラ ボ ツールが取 り 込んだデータ
ソ リ ューシ ョ ンについて さ まざまな意見が必要な場合は、 ザイ リ ン ク ス ユーザー コ ミ ュニテ ィ をご利用 く ださい。 forums.xilinx.com/xlnx/
イ ン ターフ ェ イスのデバッ グ
AXI4-Stream イ ン ターフ ェ イス
データが送信または受信されていない場合は、 次を確認し ます。
• s_axi_rx_tvalid 入力がアサー ト された後、 送信の s_axi_tx_tready が Low のま まになる場合、 コ アは データ を送信でき ません。
• 受信の m_axi_rx_tvalid が Low のま まになる場合、 コ アはデータ を受信し ません。
• user_clk 入力が接続されてお り 、 ト グルし ている こ と を確認し ます。
• AXI4-Stream の波形に従っている こ と を確認し ます。 データ送信は図 3-12、 データ受信は図 3-16 を参照し て く だ さい。
• コ アのコ ンフ ィ ギュ レーシ ョ ンを確認し ます。
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付録 D
Transceiver Wizard でラ ッパー フ ァ イルを生成ト ラ ンシーバーの属性は、 Aurora 8B/10B コ アの機能において重要な役割を果た し ます。 新の Transceiver Wizard を 使用し て、 ト ラ ンシーバーのラ ッパー フ ァ イルを生成し て く ださい。
推奨 : Transceiver Wizard はア ッ プデー ト されているが、 Aurora コ アはア ッ プデー ト されていない場合、 ザイ リ ン ク ス の Vivado® Design Suite ツール リ リ ースで ト ラ ンシーバーのラ ッパー フ ァ イルをア ッ プデー ト する こ と を推奨し てい ます。
こ こ では、 これらの ト ラ ンシーバー ラ ッパー フ ァ イルの生成方法について説明し ます。
これらの手順に従って、 7 シ リ ーズ FPGA ト ラ ンシーバー ウ ィ ザード を使用し て ト ラ ンシーバー ラ ッパー フ ァ イル を生成し ます。
1. IP カ タ ロ グを使用する場合、 7 Series FPGA Transceivers Wizard の 新バージ ョ ンを実行し ます。 ト ラ ンシーバー ウ ィ ザード のコ ンポーネン ト 名は、 Aurora 8B/10B コ アのコ ンポーネン ト 名と同じにし て く ださい。
2. レーン数およびレーン幅に基づいて、 次の中からプロ ト コル テンプレー ト を選択し ます。
° Aurora 8B/10B single lane 2 byte
° Aurora 8B/10B single lane 4 byte
° Aurora 8B/10B multi lane 2 byte
° Aurora 8B/10B multi lane 4 byte
3. アプ リ ケーシ ョ ン要件に基づいて、 TX と RX の [Line Rate] を変更し ます。
4. アプ リ ケーシ ョ ン要件に基づいて、 ド ロ ッ プダウ ン メ ニューから TX と RX の基準ク ロ ッ ク を選択し ます。
5. アプ リ ケーシ ョ ン要件に基づいて、 ト ラ ンシーバー と ク ロ ッ ク ソース を選択し ます。
6. その他の設定はデフ ォル ト を使用し ます。
7. コ アを生成し ます。
8. Aurora 8B/10B コ アの gt デ ィ レ ク ト リ にあ る <component name>_gt.v[hd] および <component name>_multi_gt.v[hd] フ ァ イ ル を 7 series FPGA Transceivers Wizard で生成 さ れ た <component name>_gt.v[hd] および <component name>_multi_gt.v[hd] に置き換えます。
これで Aurora 8B/10B コ アの ト ラ ンシーバー設定が 新と な り ます。
注記 : UltraScale™ アーキテ クチャの Aurora IP コ アは、 階層的な呼び出し方法で UltraScale デバイ スの gtwizard IP コ アを呼び出し ます。 これによ り 、 すべての ト ラ ンシーバーの属性、 パラ メ ーター、 および必要な回避策が整い、 正しく 適用されます。 ほ と んどの場合、 UltraScale デバイ スの ト ラ ンシーバー フ ァ イルを手動で変更する必要はあ り ませ ん。 Aurora IP コ アのサンプル デザイ ンの XDC フ ァ イルで属性を変更でき ます。
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付録 E
タ イ ミ ング エラーの対処こ こ では、 ト ラ ンシーバーが遠 く に配置された結果生じ る タ イ ミ ング エラーの対処方法について説明し ます。 Aurora 8B/10B コ アの場合、 コ ア生成中に任意の組み合わせの ト ラ ンシーバーを選択でき ます。 タ イ ミ ング エラーに影響を 与え るデザイ ンのパラ メ ーターは次の とお り です。
• ラ イ ン レー ト
• ト ラ ンシーバーのデータパス幅 (2/4 バイ ト )
• 選択し た 2 つの ト ラ ンシーバー間に存在する未使用 ト ラ ンシーバーの数
これらのパラ メ ーター (1 つまたは複数) が原因で、 タ イ ミ ング エラーが生じ る可能性があ り ます。理由は次の とお り です。
• CHBONDO がタ イ ミ ングを満た さ ない
• RXCHARISCOMMA、 RXCHARISK、 および RXCHANISALIGNED がタ イ ミ ングを満た さ ない
タ イ ミ ングを満たすよ う にするには、 次の方法を適用でき ます。
• 連続的に ト ラ ンシーバーを選択する。
Aurora 8B/10B Vivado® IDE の [Lane Assignment] を使用し てコ ア生成中に ト ラ ンシーバーを選択する。
注記 : ほ と んどのタ イ ミ ング エラーは、未使用 ト ラ ンシーバーおよび ト ラ ンシーバー間のチャネル ボンデ ィ ング 信号の接続が原因です。
• Vivado Design Suite のイ ンプ リ メ ンテーシ ョ ンで [Strategy] を使用する。 このオプシ ョ ンの使用方法については、 『Vivado Design Suite ユーザー ガイ ド : IP を使用し た設計』 (UG896) [参照 7] を参照し て く ださい。
付録 F
その他のリ ソースおよび法的通知
ザイ リ ン クス リ ソースアンサー、 資料、 ダウ ン ロード、 フ ォーラ ムなどのサポー ト リ ソースは、 ザイ リ ン ク ス サポー ト サイ ト を参照し て く ださい。
ザイ リ ン ク スの資料で使用されている技術用語については、 ザイ リ ン ク ス用語集を参照し て く ださい。
参考資料Aurora コ アに関する詳細情報および 新情報は、 Aurora 製品ページ (japan.xilinx.com/aurora) から次の資料を参照し て く ださい。
次の資料は、 こ の製品ガ イ ド の補足資料 と し て役立ちます。 Aurora 8B/10B コ アを生成する前に、 これら の資料を参 照し て必要な知識を身につけてお く 必要があ り ます。
1. 『UltraScale アーキテ クチャ GTH ト ラ ンシーバー ユーザー ガイ ド』 (UG576)
2. 『7 シ リ ーズ FPGA GTP ト ラ ンシーバー ユーザー ガ イ ド』 (UG482)
3. 『7 シ リ ーズ FPGA GTX/GTH ト ラ ンシーバー ユーザー ガイ ド』 (UG476)
4. 『Aurora 8B/10B プロ ト コル仕様 v2.2 』 (SP002)
5. 『AMBA AXI4-Stream プロ ト コル仕様 』 (v1.0)
6. 『Vivado® Design Suite ユーザー ガイ ド : IP イ ンテグレーターを使用し た IP サブシステムの設計』 (UG994)
7. 『Vivado Design Suite ユーザー ガイ ド : IP を使用し た設計』 (UG896)
8. 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910)
9. 『Vivado Design Suite ユーザー ガイ ド : ロ ジ ッ ク シ ミ ュ レーシ ョ ン』 (UG900)
10. 『Vivado Design Suite ユーザー ガイ ド : 移行手法ガイ ド』 (UG911)
11. 『LogiCORE IP Aurora 8B/10B v5.3 データ シー ト 』 (DS637)
12. 『LogiCORE IP Aurora 8B/10B v5.3 ユーザー ガイ ド』 (UG353)
13. 『Vivado Design Suite ユーザー ガイ ド : プロ グ ラ ムおよびデバッ グ』 (UG908)
Aurora 8B/10B v10.2 japan.xilinx.com 111PG046 2014 年 4 月 2 日
付録 F : その他のリ ソースおよび法的通知
改訂履歴次の表に、 こ の文書の改訂履歴を示し ます。
日付 バージ ョ ン 内容
2014 年 4 月 2 日 10.2 • UltraScale アーキテ クチャのサポー ト を追加。
• init_clk の周波数要件を更新。
• User Data、 NFC、 および UFC イ ン ターフ ェ イ スに リ ト ルエンデ ィ アン形式 のサポー ト を追加
2013 年 12 月 18 日 10.1 • ト ラ ンシーバー デバッ グ ポー ト の追加。
• すべてのス ク リ ーン シ ョ ッ ト を変更。
• 図中のすべての信号表記を小文字に変更。
2013 年 10 月 2 日 10.0 • 新しい章を追加 : 「シ ミ ュ レーシ ョ ン」、 「テス ト ベンチ」、 「合成およびイ ン プ リ メ ンテーシ ョ ン」。
• 共有ロ ジ ッ クおよび ト ラ ンシーバー デバッ グ機能を追加。 • デ ィ レ ク ト リ およびフ ァ イル構造を変更。
• リ ソース使用率の表を変更。
• ホ ッ ト プラ グ ロ ジ ッ ク に関する情報を追加。
• 図 5-1、 5-2、 5-3、 5-4、 5-5、 8-1、 および B-3 のス ク リ ーン シ ョ ッ ト を変更。
• すべての大文字信号表記を小文字に変更。
• 付録 「移行およびア ッ プグレード」 の内容を変更。
2013 年 6 月 19 日 9.1 • コ アのバージ ョ ン番号と一致する よ う に リ ビジ ョ ン番号を 9.1 に変更。
• Vivado Design Suite v2013.2 および ISE Design Suite v14.6 用に内容を変更。
• リ ビジ ョ ン ガ イ ド ラ イ ンに従って、 Aurora 8B10B v9.0 コ アを Aurora 8B10B v9.1 に変更。
2013 年 3 月 20 日 3.0 • Vivado Design Suite およびコ ア バージ ョ ン 11.0 用に内容を変更。
• 付録 C 「デバッ グ」 に ト ラ ンシーバーのデバッ グ方法の説明を追加。
• 第 5 章、 7 章、 付録 B のス ク リ ーン シ ョ ッ ト を変更。
• ISE、 CORE Generator™、 UCF、 Virtex®-6、 および Spartan®-6 に関する説明 を削除。
• リ セ ッ ト 波形を変更。
• デ ィ レ ク ト リ およびフ ァ イル構造を変更。
• Verilog 用の小文字表記のポー ト を追加。
2012 年 12 月 18 日 2.0.1 • Vivado Design Suite v2012.4 および ISE Design Suite v14.4. 用に内容を変更。
• 小および 大レ イ テンシを変更。
• 表 2-22 「 ト ラ ンシーバーのポー ト 」 に新しい信号を多数追加。
• 第 5 章、 7 章、 付録 B のス ク リ ーン シ ョ ッ ト を変更。
• 付録 C 「デバッ グ」 の内容を変更。
Aurora 8B/10B v10.2 japan.xilinx.com 112PG046 2014 年 4 月 2 日
付録 F : その他のリ ソースおよび法的通知
法的通知The information disclosed to you hereunder (the "Materials") is provided solely for the selection and use of Xilinx products.To the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of Xilinx's limited warranty, please refer to Xilinx's Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx's Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos.
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本資料は英語版 (v10.2) を翻訳し た もので、 内容に相違が生じ る場合には原文を優先し ます。
資料によ っては英語版の更新に対応し ていないものがあ り ます。
日本語版は参考用と し てご使用の上、 新情報につき ま し ては、 必ず 新英語版をご参照 く ださ い。
こ の資料に関する フ ィ ー ド バ ッ クおよび リ ン ク などの問題につき ま し ては、 [email protected] までお知らせ く だ さ い。
いただき ま し たご意見を参考に早急に対応させていただき ます。 なお、 こ の メ ール ア ド レ スへのお問い合わせは受け付けてお り ま
せん。 あ らかじめご了承 く だ さい。
2012 年 10 月 16 日 2.0 こ の リ リ ースでは、 Vivado Design Suite v2012.3 および ISE® Design Suite v14.3 を使用する コ ア バージ ョ ン 8.3 をサポー ト し ています。
主な変更は次の とお り です。
• 図 5-1、 5-2、 7-2、 8-1、 8-2、 8-3、 8-4、 10-2、 および B-3 のス ク リ ーン シ ョ ッ ト を変更。
• 第 7 章 「コ アの生成」 に手順を追加。
• Artix®-7 デバイ スのサポー ト を追加。
• GTH ト ラ ンシーバーのサポー ト を追加。
• 表 2-22 に LOOPBACK[2:0] および GT_RESET ポー ト を追加。
• 図3-2 の IBUFDS_GTXE1 を IBUFDS_GTE2 に置き換え。
• 第 6 章の 「デザイ ン制約」 セ ク シ ョ ンを削除。
• 「ク ロ ッ ク周波数」、 「I/O 配置」、 および 「I/O 規格および配置」 セ ク シ ョ ンを 追加。
2012 年 7 月 25 日 1.0 初版。 こ の リ リ ース では、 Vivado® Design Suite v2012.2 を使用する コ ア バー ジ ョ ン 8.2 をサポー ト し ています。 こ の資料は、 UG766 と DS797 に代わる資料 です。
日付 バージ ョ ン 内容
Aurora 8B/10B v10.2 japan.xilinx.com 113PG046 2014 年 4 月 2 日
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