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Introducción al diseño de hardware con FPGA utilizando VHDL

Iván René Morales

Lab. Electrónica / Colaboración LAGO

Universidad de San Carlos de Guatemala

¿Qué es un FPGA?

Field

Programmable

Gate

Array Iván René Morales - Colab. LAGO Guatemala / Laboratorio de Electrónica, USAC 2

Iván René Morales - Colab. LAGO Guatemala / Laboratorio de Electrónica, USAC 3

¿Qué contiene un FPGA? Lógica, interconexiones y ruteo programables

Bloques dedicados

Memoria

Control de relojes

Bloques DSP

Procesadores embebidos

Controladores de memoria

Controladores Ethernet

Controladores PCI-Express


¿Qué contiene un FPGA? Hasta 1200 I/O

Más de 40 estándares I/O. Diferenciales y «single-ended»

Más de 40,000 FFs y Tablas de Búsqueda (LUTs)

Soft core microprocessors

PLLs y DLLs

Impedancia y «output strenght» controlables


Arquitectura de un FPGA


Arquitectura de FPGA Spartan-6


Evolución de FPGAs Xilinx


Distribución de la lógica de un FPGA


Configuraciones de enrutamiento


Configuración de Ruteo + Lógica


Celdas configurables Tipos de celdas

SRAM

Flash

Flash + SRAM

Anti-Fuse


Comparación – Tipos de celdas SRAM Anti-Fuse Flash

Tecnología Última Antigua Antigua

Velocidad Lenta Rápida Lenta

Volatilidad Sí No No

Consumo de potencia Grande Bajo Medio

Densidad Buena La mejor Media

Tolerancia a radiación Pobre La mejor Media

Tamaño de celda 1 1/10 1/7

Reprogramable Sí No Sí

Encendido instantáneo No Sí Sí

Seguridad Pobre Muy Buena Muy Buena

Transistores de config. 6 Transistores Ninguno 2 Transistores


¿Cuál es el mejor FPGA? Todos los vendedores dicen que sus FPGA son los

mejores.

Pero al final, el usuario tiene la última palabra



Configurable Logic Blocks (CLB)


CLB de un Spartan-3


Slices de un S6 SLICEM: Slice completo

LUT pueden ser usadas para memoria y SRL

Tiene muxes y cadenas de acarreo

SLICEL: Lógica y aritmética únicamente

LUT pueden ser usadas solo para lógica (no memoria)

Tiene muxes y cadenas de acarreo

SLICEX: Solamente lógica

LUT pueden ser usadas solo para lógica (no memoria)

Sin muxes ni cadenas de acarreo.


Slices de un S6


Slice de un S6 Cuatro LUT Ocho elementos de memoria

Cuatro FF/Latches Cuatro FF

MULTIPLEXORES Interconectan salidas de

LUTs para crear funciones complejas

Sus salidas pueden manejar FF/Latches

Cadena de acarreo Conectada a las LUTs y a los

cuatro FF/Latches


LUT6 con salida doble de un S6 LUT de 6 entradas puede

convertirse en dos LUT de 5 entradas con entradas comunes. Puede implementarse

cualquier función con 6 entradas

También es posible implementar dos funciones independientes de 5 entradas

Opción de salida simple o doble


Look-Up Table (LUT)

La configuración de las LUT no es responsabilidad del diseñador


I/Os


S6 I/Os


Características especiales de I/O en S6 Digital Controlled Impedance (DCI)

Drive Strenght

Slew Rate

Bus Hold (Bus keeper)

Pull-Up/Down

Differential Termination



Block RAM 18kb

Múltiples tamaños disponibles

Múltiples configuraciones

Dual-port, single-port

Byte-write enable

Modos de operación

Write first

Read first, then write

No change


Distintas configuraciones de tamaños de BRAM


Controlador de memoria externa en S6 Único FPGA de «bajo costo» con un controlador de

memoria en hardware

Soporta DDR, DDR2, DDR3 y LP DDR

Ancho de banda de hasta 12.8Mbps en cada controlador

Calibración automática



Rutas


Rutas: Un vistazo más de cerca


Un ejemplo de rutas LAGO Guatemala


En un Spartan-6


CMT (Clock Management Tile) Contiene 2 DCM y 1 PLL

Conectados directamente a las rutas dedicadas para relojes (clock distribution routes)


DCM (Digital Clock Manager) Control digital

Elimina skew (desfase)

Cambio de fase de reloj Fijo

Variable

Multiplica y divide un reloj para síntesis de frecuencia

Reacondicionamiento del ciclo de trabajo a 50%

Síntesis de relojes diferenciales (espejo)

Síntesis de reloj para Spread Spectrum

Buffer de reloj Capaz de acoplarse a líneas con alto fan-out


Digital Clock Manager (DCM)


Phase-Locked Loop (PLL) Síntesis de frecuencia de amplio rango

Filtro de jitter

Contraparte analógica del DCM


Phase-Locked Loop (PLL)



Ventajas de un FPGA Paralelismo

Organización modular

Reconfiguración de pines

Soft-Cores

SoC (Fábrica + µP)


Desventajas de un FPGA Costo

Consumo energético

Complejidad


Nexys 3


Nexys 3 Spartan-6 XC6LX16-CS324 16Mbytes Cellular RAM 16MBytes SPI PCM non-volatile memory 16MBytes parallel PCM non-volatile memory 10/100 Ethernet PHY USB-UART USB-HOST Puerto VGA de 8 bits Oscilador CMOS de 100 MHz 72 I/Os en conectores PMOD y VHDC LEDs, Push-buttons, DIP-switches, 4x 7-segment displays


Nexys 3



Lenguaje de ¿programación?

V ery high-speed ICs

H ardware

D escription

L anguage 47

Iván René Morales - Colab. LAGO Guatemala / Laboratorio de Electrónica, USAC

Lenguaje de Descripción de Hardware Utiliza instrucciones de alto nivel para implementar

hardware

Implementación por módulos


VHDL no es un lenguaje de programación Es un lenguaje de descripción de hardware

Aún no tiene un nivel de abstracción tan alto como los lenguajes de programación. e.g. Python:

Existen plug-ins para Simulink y LabView que generan VHDL a partir de diagramas de bloques


¿Cómo inició VHDL? Documentar ASICs

Modelación y simulación de ASICs

Herramientas de síntesis iniciaron en los años ‘90

No todas las sentencias de VHDL son «sintetizables»


Cambio de mentalidad Para los que estamos acostumbrados a programar

microcontroladores y computadoras:

No existe un microprocesador mágico que ejecute las instrucciones dentro de un FPGA

El código ensambla hardware al momento de encender el FPGA.

El código es ejecutado de forma concurrente, a pesar de que se escriba de línea en línea

El código corresponde a la descripción de hardware, y no son una serie de instrucciones a ejecutar


Estructura de módulo VHDL


Estructura de módulo VHDL


¿Cómo sabemos si funciona? Test Bench

Incrustar el módulo a verificar (Unit Under Test) dentro de un módulo VHDL de simulación

Este módulo de simulación actuará sobre el UUT como si éste fuese una caja negra

Se insertan estímulos, y se verifica la respuesta a éstos

Similar a una «función de transferencia»


Test Bench


Test Bench


Elementos básicos del lenguaje


Antes de iniciar… Referencia de VHDL por parte de Xilinx (XAPP105):

http://www.xilinx.com/support/documentation/application_notes/xapp105.pdf





Identificadores Se utilizan las mismas reglas que en la mayoría de

lenguajes de programación

Solo pueden contener caracteres alfanuméricos (A-Z, a-z, 0-9) y el símbolo de guión bajo (_)

Deben iniciar con una letra

No deben finalizar con guión bajo

No deben existir dos guiones bajos consecutivos

VHDL NO ES CASE-SENSITIVE

No se permiten espacios en blanco


Objetos de datos Variables

Constantes

Señales


Declaraciones implícitas de objetos de datos Existen algunas construcciones en VHDL que

establecen por defecto el tipo de objeto de dato

Puertos de una entidad: Señal

Genéricos de una entidad: Constante

Parámetros de funciones y procedimientos: Constantes o señales


Señales Contiene información sobre el valor/dato almacenado,

pero también almacena el tiempo en el cuál se obtiene un nuevo valor

Almacena el estado actual y posibles estados futuros Los valores almacenados en una señal pueden ser

modificados y leídos Utilizadas para interconectar elementos concurrentes (tal y

como si fuesen «cables») Muy importante: En un proceso no obtendrán el valor

asignado inmediatamente, sino hasta salir de éste Nunca hay que asignar valor inicial a las señales al

momento de declararlas


I/Os y señales Las señales transportan la información entre

arquitecturas/módulos

Los puertos I/O son también señales


Declaración de una señal Si la señal se utiliza dentro de una arquitectura:


Nombre Tipo: • std_logic • std_logic_vector • unsigned • signed • integer • natural • real (no es sintetizable)

Declaración de una señal Si la señal se utiliza para declarar un puerto I/O:


Nombre Tipo: • std_logic • std_logic_vector

Modo: • in • out • inout

Tipos de datos – Paquete estándar BIT

Valores posibles: ‘0’, ‘1’

BIT_VECTOR

Arreglo de BIT


Tipos de datos – Paquete estándar INTEGER

Valores posibles: Cualquier entero de 32 bits (con signo) -2,147,483,648 -> +2,147,483,647

NATURAL Valores posibles: Cualquier INTEGER positivo

0 -> +2,147,483,647

CHARACTER Valores posibles: Caracteres ASCII

STRING Arreglo de caracteres


Tipos de datos STD_LOGIC_1164 STD_LOGIC

9 valores posibles (‘U’, ‘X’, ‘0’, ‘1’, ‘Z’, ‘W’, ‘L’, ‘H’, ‘-’)

‘1’: Lógico alto

‘0’: Lógico bajo

‘X’: Desconocido

‘Z’: Alta impedancia

‘U’: Indefinido

‘W’: Indefinido débil

‘H’: Lógico alto débil

‘L’: Lógico bajo débil

‘-’: No importa


Tipos de datos STD_LOGIC_1164 STD_LOGIC_VECTOR

Arreglo de STD_LOGIC


Modos de un puerto IN: No puede modificarse/escribirse un valor en él.

Solamente puede ser leído.

OUT: Solamente puede modificarse/escribirse un valor en él. No puede ser leído.

INOUT: Puede ser tanto modificado, como leído. Diseñado para ser utilizado en puertos I/O bidireccionales e.g. I²C, One-Wire, etc.

BUFFER: Es un OUT que puede ser leído. No utilizar este modo.


Asignación simple de señales


Señal que recibirá el dato

Dato a escribir en la señal de destino

SIEMPRE se

utiliza <=

Señales utilizadas para interconectar


temp

Señales – Valor inicial No hay interpretación de hardware sintetizable que

represente un valor inicial para una señal. El sintetizador los ignora y muestra una advertencia.

Los valores iniciales al momento de la simulación sí son válidos. Hay que tener cuidado con esto.

El diseñador es el responsable de colocar los valores iniciales a las señales (normalmente es a través de un RESET)


Más sobre señales No se actualizan inmediatamente

No pueden ser declaradas en funciones/procedimientos

Alcance: visible desde todos los procesos de la arquitectura

En un proceso combinacional se sintetizan como lógica combinacional

En un proceso secuencial se sintetizan como registros

Se utilizan para intercomunicar procesos


¿Cómo asignar valores a señales? Dependiendo del tipo de dato, así será el formato para

asignar el valor.

Se utiliza comilla simple (‘ ‘) para std_logic

Se utiliza comilla doble (" ") para std_logic_vector

unsigned

signed

No se utiliza ninguna comilla para integer

natural


Ejemplo – Asignación de valores Para una señal de un solo bit (std_logic):

Asumiendo que la señal fue declarada como:

Para asignarle un valor:


Ejemplo – Asignación de valores Para señales de más de un bit

La señal fue declarada como:

Si se desea escribir en todos los bits de la señal

Si se desea escribir solamente en una porción de los bits

Si se desea modificar solo uno de los bits de la señal

Si se desea llenar con un solo valor todos los bits


Ejemplo – Asignación de valores Para una señal tipo integer o natural

La señal fue declarada así:

Se asigna un valor sin utilizar comillas:

Para operaciones aritméticas básicas y conversión de tipos es necesario incluir paquete numérico estándar de la librería de IEEE:


Variables Almacena únicamente el dato asignado

Puede ser modificada/leída

Toma el valor asignado inmediatamente

Análogas a las variables en un lenguaje de programación convencional

Solamente son permitidas dentro de procesos, procedimientos y funciones

No necesitan ser inicializadas


Declaración de variables - Ejemplo Declaración puede tener o no un valor inicial


Asignación de datos a variables Para la asignación se utiliza ´:=´, en vez de ´<=´


Más sobre variables No tienen noción temporal

No tienen un análogo directo en hardware

No pueden ser utilizadas en bloques concurrentes


Señal vs Variable SEÑALES VARIABLES

Asignación <= :=

Alcance Global. Comunicación entre procesos

Local, únicamente

Comportamiento Se actualizan ÚNICAMENTE al salir del proceso que las modificó

Actualización inmediata


Ejemplo: Señal vs Variable


Ejemplo: Señal vs Variable


Constantes Almacenan un valor único de un tipo de dato

específico

Obtienen su valor al momento de ser declaradas, y éste no puede ser modificado


Declaración de constantes


Entidad y Arquitectura


Entidad Descripción de los puertos de un módulo VHDL

Debe asociarse a una arquitectura para obtener funcionalidad


Declaración de una Entidad


Entidad - Ejemplo


Arquitectura Debe estar asociada a una entidad

Una entidad puede tener más de una arquitectura asociada

Las sentencias de una arquitectura se ejecutan de forma concurrente

Estilos de arquitectura:

Behavioral: descripción de un diseño/funcionamiento

Structural: Interconexión de componentes/netlist


Arquitectura - Ejemplo


Módulo VHDL: Entidad + Arquitectura


Ejemplo – Práctica 2 HELLO_WORLD.vhd


Tipos definidos por el usuario Permite al usuario crear un tipo de dato personalizado

Se respalda en usar un tipo ya existente

¿Para qué quiero tipos definidos?

Código más legible

Codificación de Máquinas de Estado Finitas (FSM)

Declaración de tipos definidos por el usuario


Types - Ejemplo Estados de una FSM para un módulo SPI Master


Arreglos Crea un tipo de dato multidimensional con un tipo de

dato existentes.

Debe asignarse a un objeto luego de haber sido creado

Normalmente utilizados para crear memorias

Sintaxis:


Arreglos - Ejemplo


Conversión de tipos (Casting) Es imperativo realizar conversión si se desea operar

señales/variables de distintos tipos.

Los puertos I/O de una entidad son (en la mayoría de los casos) STD_LOGIC o STD_LOGIC_VECTOR




Asignación concurrente Asignación de valores a señales, utilizando distintas

expresiones

Representa un conjunto de procesos que se ejecutan EN PARALELO.

Tres tipos de asignación concurrente

Asignación simple

Asignación condicional

Asignación selectiva


Asignación simple Sintaxis: <senial> <= <expresion>;

Ejemplo:

Pueden utilizarse paréntesis () para cambiar la jerarquía de las operaciones


Asignación condicional Sintaxis:

Ejemplo:


Asignación selectiva Sintaxis:

Ejemplo:


Asignación selectiva Deben tomarse en cuenta todas las posibilidades

La expresión WHEN OTHERS evalúa todas las posibilidades que no hayan sido tomadas en cuenta


Asignación selectiva


¿Es necesaria la sentencia WHEN OTHERS?

Asignación selectiva Sí es necesaria

Recordar que la señal «sel» es de tipo STD_LOGIC

STD_LOGIC puede tener valores (‘0’, ‘1’, ‘H’, ‘L’, ‘Z’, etc.)

En la asignación solamente se tomó en cuenta ‘0’ y ‘1’



Asignación secuencial Permite describir el comportamiento de la arquitectura

como una secuencia de eventos relacionados

El orden de los enunciados es muy importante


Procesos Un procesos es como cualquier otra sentencia

concurrente: se ejecuta instantáneamente

Distintos procesos pueden coexistir en la misma arquitectura ejecutándose en paralelo

Se ejecutan solamente si se cumplen ciertas condiciones

Similar al disparo de una interrupción enmascarable en un microprocesador/microcontrolador


Comportamiento de un proceso El proceso puede estar en dos estados:

Ejecución

El código dentro de éste es ejecutado

Espera

El proceso se mantiene a la espera de que suceda una condición «de disparo». Pasará al estado de ejecución una vez esta suceda.


Sintaxis de un proceso


Elementos de un proceso Lista sensitiva

Lista de señales que disparan el proceso

Cualquier evento (cambio) en cualquiera de las señales de la lista sensitiva causará que el proceso se ejecute

Declaraciones

Declaración de tipos, funciones, procedimientos y variables

Todas las declaraciones son locales

Sentencias secuenciales

El código que será «ejecutado» al activarse el proceso Iván René Morales - Colab. LAGO Guatemala / Laboratorio de Electrónica, USAC 115

Señales y procesos Es MUY importante tener claro

Mientras un proceso se «ejecuta» todas las señales permanecen sin cambio

Durante la ejecución del proceso, las señales no cambiarán su valor, incluso si así lo indica el código

Las señales son actualizadas luego de haber finalizado el proceso


Señales y procesos Las señales son la interfaz entre la lógica concurrente y

los procesos secuenciales.

Uno puede intercomunicar procesos utilizando señales


Variables y procesos Mientras se ejecuta un proceso, las variables SÍ son

actualizadas inmediatamente


Procesos con reloj Son la base de toda lógica secuencial

Infieren todas las señales internas como FFs

Si se utilizan variables, hay que inicializarlas antes de ser leídas por primera vez

Además de inferir FFs, es posible que se sintetice lógica combinacional conectada a las entradas de éstos


Proceso con reloj - Ejemplo


d q

clk

Flip-Flop D

Procesos con reloj - RESET La mayoría de implementaciones requieren iniciar en

un estado conocido

Con RESET se colocan todas las señales al valor predeterminado de inicio

Dos tipos de RESET

Síncrono

Asíncrono


Tipos de RESET Síncrono Asíncrono

Ventajas • No crea condiciones de metaestabilidad

• No suceden RESETs indeseados.

• Asegura sincronización completa del sistema

• Ruta de RESET reservada para todos los FFs

• Rápido • Liviano (ocupa poco

espacio)

Desventajas • Relativamente lento • Ocupa más espacio

que el asíncrono

• Metaestabilidad durante «deassertion»

• RESETs indeseables causados por glitches


¿Entonces cuál uso? ¿Síncrono o asíncrono? Depende de varios factores

Frecuencia del sistema

Optimización de espacio

Fiabilidad


¿No hay otra opción? Sí, y es una combinación asíncrona-síncrona

El mayor problema del RESET asíncrono sucede al momento de «levantar» (deassert) el RESET.

La solución:

RESET asíncrono con desactivación síncrona


RESET Síncrono - Ejemplo


RESET Asíncrono - Ejemplo


RESET en Lista Sensitiva

Proceso combinacional Un proceso no debe depender necesariamente de un

reloj en su lista sensitiva

Todas las señales de entrada deben estar en la lista sensitiva

Si se olvida colocar alguna señal en la lista sensitiva, el comportamiento será distinto al deseado

Todas las salidas del proceso deben tener un valor asignado en todas las condiciones que éste se ejecute, de lo contrario se generará un latch indeseado.


Proceso combinacional - Ejemplo


a

b

sel

x

Asignación condicional en procesos


Sentencia IF Pueden utilizarse ÚNICAMENTE dentro de procesos

Estos pueden ser secuenciales o concurrentes

Pueden ser anidados

Es buena práctica anidar la menor cantidad de sentencias IF posibles

Pueden contener más de una condición a evaluar, utilizando conectores lógicos (AND, OR, XOR, etc.)


Sintaxis de IF


Sentencia IF Puede tener una o más ramas

Puede existir más de una instrucción secuencial en cada rama de IF, pero éstas se ejecutarán concurrentemente

Es buena práctica (y a veces necesario) colocar un «else» para no dejar de verificar ninguna condición

De lo contrario, es posible que se generen latches


IF - Ejemplo


Ejemplos – Práctica 3 counter.vhd

counter_ud.vhd


Asignación selectiva en procesos


When-Case Similar a IF, pero depende solamente de una expresión

Es muy importante colocar la última opción «WHEN OTHERS», con el fin de abarcar todas las posibilidades


Sintaxis When-Case


When-Case Ejemplo



User Constraints File (UCF) Archivo de restricciones del usuario

Las restricciones se aplican en la fase de implementación del diseño.

Case-sensitive

Tipos de restricciones Temporales

Lógicos (posicionamiento)

Físicas

IOB

Protocol (LV3v3CMOS, LVDS, etc)

Slew rate

Pull (UP/DOWN) Iván René Morales - Colab. LAGO Guatemala / Laboratorio de Electrónica, USAC 140

Test Bench Poderosa herramienta para simulación de hardware

Consiste en instanciar el módulo bajo prueba (UUT) en un módulo de mayor jerarquía

Se estimula al UUT y luego se analizan la respuesta a los estímulos

Basado en VHDL


ISE Design Suite Crear proyecto

Verificación de sintaxis

Síntesis

UCF

Creación de bitstream

Test bench


Ejemplos – Práctica 4 Crear un proyecto para el MUX de la práctica #2

Simular el MUX

Cargar el MUX al FPGA



loop Utilizado para repetir secciones de código VHDL

Un loop se repite indefinidamente While-loop se repite una cantidad indefinida de veces hasta

que la condición que lo controla es falsa For-loop se ejecuta un número determinado de veces

El objetivo es replicar varias veces bloques de hardware. No es como un ciclo en un lenguaje de programación

Importante: el único ciclo sintetizable es el FOR-LOOP y

solamente funciona dentro de un proceso. Las demás sentencias sirven únicamente para simulación.


For-loop - Ejemplo


Declaración e instanciación de componentes

Módulo TOP


¿Por qué? Divide y vencerás

Cada componente (módulo) puede ser programado y probado (Test Bench) individualmente: ideal para el desarrollo de aplicaciones en grupos de trabajo ¿LAGO? <- Sí, así está trabajando

Es posible crear librerías de componentes

Existen componentes de terceros disponibles

Reutilización de código


Jerarquía En un diseño modular existen distintos componentes

individuales interconectados

El módulo VHDL donde se colocan e interconectan todos los componentes se llama TOP


ADC DRIVER

ADC FIFO

THRESHOLD MONITOR

TRIGGER

SERIALIZER

PRESSURE SENSOR DRIVER

TOP

Implementación en VHDL Cargar el componente en el área de declaraciones de la

arquitectura

Instanciar tantos componentes como sean necesarios dentro del área concurrente de la arquitectura


Módulo TOP Interconecta módulos instanciados a través de señales

Módulo de entrada y salida para las instancias de los componentes de jerarquía inferior

No debe albergar lógica, solamente interconexiones entre módulos y I/Os


Declaración de componentes El componente a instanciar debe estar en el mismo

proyecto que el módulo TOP


Módulo a insertar en TOP


Creación del componente en TOP


Instanciación de componentes Se instancian tantas réplicas de un componente como

sean necesarias

Es necesario asignar una etiqueta única a cada instancia

Los puertos deben asociarse a señales o puertos válidos

No es posible concatenar señales en la lista de asociación de puertos de los componentes


Instanciación - Ejemplo


Instanciación En el Port Map, las señales de la izquierda son las

provenientes del componente instanciado

Las señales de la derecha en el Port Map son las de destino (hacia donde se conecta el componente instanciado)


Puertos sin conexión Si hay algún puerto que SALE del componente instanciado,

y por alguna razón no se desea conectar (mala práctica), debe asignarse a open.

…..

Port Map(

port1 => open,

out1 => outputPort1,

in1 => inputPort1

);

….


Puertos sin conexión En cambio, si el puerto que se desea dejar flotante es

una entrada al componente instanciado, debe conectarse directamente a un valor lógico ‘0’ o ‘1’

…..

Port Map(

in1 => ‘0’,

out1 => outputPort1,

in2 => inputPort1

);

….


Sentencia generate Diseñado para realizar múltiples instancias de un

componente

Sentencia concurrente

Es equivalente a un macro


Sintaxis - for-generate <etiqueta> : FOR <identificador> IN <rango> GENERATE

BEGIN

<sentenciasConcurrentes>; --Instanciacion

END GENERATE <etiqueta>;


for-generate - Ejemplo


Ejemplos – Práctica 5 PWM.vhd

TOP_PWM.vhd

PWM_TB.vhd


Máquina de Estados Finitos (Finite State Machine)


¿Qué es una FSM? Un circuito secuencial que está diseñado para realizar

ciertas acciones, dependiendo de el estado en el que se encuentre

Las FSM tienen un número definido de estados y comúnmente se les da un nombre a cada uno de ellos

Ya que VHDL no tiene una construcción formal para implementar FSMs, éstas se construyen con «TYPES»

Existen distintas estrategias para diseñar una FSM, y depende del diseñador cuál elegir para la solución

Hoy en día, las FSM son una gran herramienta para realizar el control y toma de decisiones en sistemas de lógica digital


¿Cómo crear una FSM? Entender el problema

Diseñar un diagrama de estados con I/Os

Crear un «enumerated type» (tipo definido por el usuario) correspondiente a la FSM con sus estados

Crear las señales de control de la FSM

Seleccionar un estilo de codificación

Programar la FSM


¿Qué se debe tomar en cuenta para diseñar una FSM? Estilo de codificación de FSM en VHDL

A, B, C, D, E

RESETs y comportamiento a prueba de errores

Codificación de estados Automatic

Binary

Gray

One-hot

Tipo de salidas Moore

Mealy


Estilos de codificación en VHDL Definen la distribución de la lógica de la máquina de

estados en distintos procesos


Estilo de Codificación

Estado Actual Proceso CLK

Lógica de Estado Siguiente

Lógica de Salida

Estilo A

Estilo B

Estilo C

Estilo D

Estilo E

Procesos separados

Procesos combinados

Estilos de codificación en VHDL Los más utilizados

Estilo A

Recomendado por Xilinx

Es el más eficiente en términos de espacio y velocidad

Estilo B

El más fácil de programar

Xilinx no recomienda su uso: no existe traducción directa a nivel de RTL

Ocupa mucho más espacio que el estilo A


RESETs y Comportamiento a prueba de errores Debe implementarse un RESET ASÍNCRONO para el

proceso secuencial

La cláusula «when others» debe ser colocada para evitar caer en estados indefinidos

Si se utiliza RESET síncrono (o peor aún, ningún RESET), la FSM puede entrar en un estado sin declarar y quedar en un estado incierto permanentemente


Establecer codificación de FSMs Design Goals & Strategies @ ISE


Tipos de salidas de FSM Moore

Depende únicamente del estado actual de la FSM

Ninguna entrada cambia directamente ninguna salida.

Los cambios a la salida suceden en los flancos de reloj

Mealy

Depende de las entradas presentes y el estado actual de la FSM

Algunas entradas pueden cambiar algunas salidas de forma asíncrona


Creando una FSM

¿Qué valores pueden tomar las señales «currentState» y «nextState»?


FSM - Ejemplos Semaforo.vhd

SemaforoFSMA.vhd

SPI16bits.vhd



Atributos Es una forma de extraer información de un tipo, o de

algún valor de un tipo (variable, constante, señal, etc.)

Sintáxis

<objeto>’<atributo>;


Atributos de arreglos Comúnmente utilizados para extraer información de

tamaño, rango o índice

Útil cuando se codifica VHDL de forma genérica


Atributos de arreglos Atributos de Arreglos - Índices

A’left(valor) Devuelve el valor del índice correspondiente al límite izquierdo del rango especificado del arreglo.

A’right(valor) Devuelve el valor del índice correspondiente al límite derecho del rango especificado del arreglo.

A’high(value) Devuelve el valor del índice correspondiente al límite superior del rango especificado del arreglo.

A’low(value) Devuelve el valor del índice correspondiente al límite inferior del rango especificado del arreglo.


Atributos de arreglos Atributos de Arreglos - Valores

A’left Devuelve el límite izquierdo de un tipo o subtipo

A’right Devuelve el límite derecho de un tipo o subtipo

A’high Devuelve el límite superior de un tipo o subtipo

A’low Devuelve el límite inferior de un tipo o subtipo

A’length Devuelve la longitud del arreglo (cantidad de elementos)

A’ascending Devuelve un valor booleano si el objeto fue declarado en orden ascendente (a to b), en vez de (b downto a)


Atributos de arreglos Atributos de Arreglos - Rangos

A’range Devuelve el rango del arreglo

A’reverse_range Devuelve el rango del arreglo en orden inverso


Atributos de arreglos - Ejemplos


Atributos de arreglos - Ejemplos


Gracias a la colaboración de

Especialmente a la gente de MLAB, ICTP

y MSc. Cristian Sisterna


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