Glossar - Springer978-3-642-30572-6/1.pdf · 207 3D-Integration: Ermöglicht 3D-Baugruppen und 3D-Schaltkreise durch das Stapeln ein- zelner Schaltkreislagen (Tiers). Jede dieser
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3D-Integration: Ermöglicht 3D-Baugruppen und 3D-Schaltkreise durch das Stapeln ein-zelner Schaltkreislagen (Tiers). Jede dieser Lagen besteht, wie bei 2D-Schaltkreisen, aus einer Bauelementeebene und mehreren Verdrahtungsebenen.
Bauelement: Funktionseinheit „unterhalb“ der Hierarchieebene einer Zelle, z. B. Transis-tor, Widerstand oder Kondensator.
Benchmark: Vergleichsobjekt, um Verfahren hinsichtlich ihrer Leistungsfähigkeit bezüg-lich einer definierten Problemstellung gegenüberzustellen.
Block: Teilschaltung, die bei digitalen Schaltungen i. Allg. aus mehreren Zellen besteht. Analoge bzw. Mixed-Signal-Blöcke beinhalten Bauelemente bzw. Bauelemente und Zellen.
Bonden: Überbegriff für unterschiedliche Techniken zum Verbinden einzelner Schalt-kreise. Beim Drahtbonden werden mithilfe dünner Drähte die Anschlusspads eines Schaltkreises kontaktiert. Das Chipbonden realisiert die Befestigung eines Nacktchips (Die) mit seinem Gehäuse. Die Flip-Chip-Montage ermöglicht eine elektrische Kontak-tierung der Anschlusspads durch das Aufbringen von Lot oder leitfähigem Kleber. Das Waferbonden verbindet mehrerer Schaltkreislagen zu einem 3D-Schaltkreis.
Bounding Box/Volume: Vereinfachte geometrische Darstellung, welche komplexere dreidimensionale Körper umschließt. Typisch sind Rechtecke (2D) bzw. Quader (3D).
Design Rule Check (DRC): Verifikation der technologischen Realisierbarkeit des Lay-outs, indem die Einhaltung der technologisch bedingten Entwurfsregeln in der Layout-darstellung kontrolliert wird.
Die (Nacktchip): Vollständig oder teilweise prozessierter, ungehäuster Schaltkreis, wel-cher durch Zerteilen eines Wafers entsteht.
Ebene, Lage (Layer): Entwurfsebenen, die in den meisten Fällen aus den unterschied-lichen Dotierungs- und Abscheidungsschritten der Schaltkreis-Herstellung resul-tieren. Für die Layoutsynthese sind insbesondere die Polyebene und die Metallebe-nen interessant, wobei letztere auch als Verdrahtungsebenen oder -lagen bezeichnet werden.
Electrical Rule Check (ERC): Der ERC stellt die elektrische Funktionstüchtigkeit des entworfenen Layouts sicher, indem man die elektrische Konsistenz des Layouts veri-
fiziert. Beispielsweise wird überprüft, ob keine Kurzschlüsse vorliegen, ob Transistoren mit Versorgungsleitungsnetzen verbunden und ob Transistorausgänge angeschlossen sind.
Entwurfsschere: Wachsende Diskrepanz zwischen technologisch möglicher und ent-wurfstechnisch beherrschbarer Schaltungskomplexität.
Field Programmable Gate Array (FPGA): Meistens digitale Schaltkreise, bestehend aus regelmäßig verteilten Basisblöcken (typischerweise aufgebaut aus Lookup-Tabellen und Flip-Flops) sowie einem programmierbaren Verbindungsnetzwerk.
Finite Differenzen Methode: Methode zur näherungsweisen Lösung partieller Differen-tialgleichungen durch Aufteilung des Gebietes in ein Rechengitter, Approximation der Ableitungen in den Gitterpunkten durch Differenzenquotienten und numerische Lö-sung des daraus gebildeten Systems von Differenzengleichungen.
Finite Elemente Methode: Methode zur näherungsweisen Lösung partieller Differential-gleichungen durch Aufteilung des Gebietes in eine endliche Anzahl von Teilgebieten, Formulierung von Ansatzfunktionen für diese und Lösung des daraus gebildeten Glei-chungssystems mittels Variationsrechnung.
Funktionaler Entwurf: Der funktionale Entwurf befasst sich mit der Umsetzung bzw. Implementation der Spezifikationen für ein System in eine Beschreibung der nötigen Bestandteile des Systems auf einer niedrigeren Abstraktionsebene.
GDSII: Graphical Design Station II oder Graphic Data System II; Beschreibungssprache zur Darstellung von Layouts; dabei werden Polygone als eine Folge von Punkten be-schrieben.
HF: Hochfrequenz (meistens ab MHz gebraucht).Histogramm: Ausdrucksmittel der Statistik zur grafischen Darstellung von Häufigkeits-
verteilungen. Dazu werden metrische Daten in Klassen eingeteilt. Die Zuordnung der einzelnen Datenpunkte erfolgt in Wertebereiche mit fester oder variabler Breite.
Interposer: Zwischenverdrahtungsebene zur Verbindung von Schaltkreisen innerhalb einer Baugruppe.
Kontakt: Durchkontaktierung bei Schaltkreisen zwischen Silizium (Poly- oder Active-Ebene) und unterster Metallebene, oft zum Anschluss einer Zelle an die Verdrahtungs-ebenen.
Layout Versus Schematic (LVS): Netzlistenvergleich, bei dem die zum Layoutentwurf benutzte originale Netzliste mit einer aus dem Schaltungslayout extrahierten Netzliste verglichen wird.
Layoutentwurf: Erstellen und Verifizieren der geometrischen Anordnung der Zellen bzw. Bauelemente und ihrer Verbindungen.
Layoutrepräsentation: Eine Layoutrepräsentation ist die rechnerinterne Abbildung eines Layoutproblems anhand abstrakter Datenstrukturen. In Kombination mit Permuta-tionsoperationen zur Modifikation der zugrundeliegenden Datenstrukturen ermög-licht diese eine Layoutoptimierung.
Layoutsynthese: Rechnergestütztes Erstellen der geometrischen Anordnung der Zellen bzw. Bauelemente und ihrer Verbindungen. Eingangsinformationen sind die im Schal-
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tungsentwurf erstellte Netzliste sowie Bibliotheksinformationen zu den Zellen und Technologie-Informationen. Ergebnis der Layoutsynthese ist die graphische, ebenen-spezifische Abbildung aller Elemente der Schaltung, oft in einem sog. GDSII-Fileformat.
Layoutverifikation: Die Layoutverifikation umfasst i.Allg. die Prüfung des entworfenen Layouts auf seine technologische Realisierbarkeit (Design Rule Check, DRC), die elek-trische Korrektheit (Layout versus Schematic, LVS) und seine elektrische Funktions-tüchtigkeit (Electrical Rule Check, ERC).
Low-Power Design: Beschreibt den Entwurf mit Fokus auf geringe Leistungsaufnahme und führt damit auch zur Reduktion der auftretenden Verlustleistung eines Schaltkrei-ses. Die breit gefächerten und alle Entwurfsstufen umfassenden Maßnahmen beinhal-ten beispielsweise das Verwenden kleinerer Versorgungsspannungen, das Anpassen der Logik zur Optimierung der Schaltvorgänge und die geschickte Wahl der Transistorgeo-metrien.
Lösungsraum: Die Menge aller abstrakten Lösungen eines gegebenen Problems.Makromodell: Hierarchisch strukturiertes Modell, das in seiner Gesamtheit ein geschlos-
senes funktionales Element darstellt.Makrozelle: Eine Zelle, meistens ohne Abmessungsvorgaben, die Einzelzellen zu einer
funktionalen Einheit zusammenfasst.Manhattan-Metrik: Bei der für die Schaltkreisverdrahtung typischen Manhattan-Metrik
werden alle Verbindungen ausschließlich durch Wege in horizontaler und vertikaler Richtung realisiert.
Modelica: Standardisierte Beschreibungssprache für die physikalische Modellierung von Multi-Domain-Systemen.
Multi-Chip-Modul (MCM): Verbindungstechnik von mehreren Nacktchips in einem Gehäuse auf Basis von verschiedenen Techniken (z. B. Dickschichttechnik).
Multi-Domain-System: Ein System, das für seine Modellierung fachbereichsübergreifen-de physikalische Zusammenhänge (z. B. Mechanik, Elektrik, Regelungstechnik) benötigt.
Netz, Signalnetz: Menge von Pins/Anschlüssen gleichen Potenzials, welche elektrisch miteinander zu verbinden sind.
Netzliste: Alphanumerische Angabe von sämtlichen Signalnetzen einer Schaltung. Eine Netzliste enthält alle zu verbindenden Pins/Anschlüsse einer Schaltung und die jeweili-gen, die Verbindung realisierenden Netze bzw. Netznamen.
Pads (I/O-Pins): Außenanschlüsse eines Verdrahtungsträgers. Diese sind oft Bondinseln in den Metallebenen, von denen aus der Verdrahtungsträger (z. B. Siliziumchip) mit den Gehäuseanschlüssen (z. B. IC-Anschlussbeine) mittels Drahtbonden verbunden wird.
Physikalische Modelle: Modelle, die das Systemverhalten auf der Grundlage physikali-scher Gesetze und relevanter Größen beschreiben.
Physischer Entwurf: Beim physischen Entwurf erfolgt die Definition von Position und Größe der Bauelemente (Zellen) und ihrer Verbindungen untereinander sowie des Ge-häuses.
Pins: Elektrische Anschlüsse einer Zelle bzw. eines Bauelements.
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Schaltungsentwurf: Entwurf der elektrischen Verschaltung, d. h. Abarbeitung der Schrit-te von der Systemspezifikation bis zur Schaltplanerstellung. Ergebnis des Schaltungs-entwurfs ist in der Regel eine Netzliste, welche die Bauelemente und ihre Verbindungen enthält.
Schaltungslayout bzw� Layout: Geometrische Repräsentation der Schaltung durch Poly-gone (Vielecke), die jeweils bestimmten Ebenen zugeordnet sind.
Silicon-on-Insulator (SoI): Speziell präpariertes Halbleitersubstrat, welches verbesserte Schaltungseigenschaften ermöglicht (z. B. geringere Leckströme). Bei einem SoI-Wafer befindet sich unter dem zu prozessierenden Siliziumsubstrat eine Isolationsschicht. Ty-pisch ist etwa Siliziumdioxid.
Simulated Annealing: Heuristisches Optimierungsverfahren zur näherungsweisen Lö-sung hochkomplexer Optimierungsaufgaben, bei dem der Abkühlungsprozess von Me-tallschmelzen nachgebildet wird. Mit voranschreitendem Verlauf akzeptiert das Ver-fahren immer weniger (kostensteigernde) Eingriffe in die gegenwärtige Lösung. Findet beispielsweise bei der Platzierung von Zellen Anwendung.
Standardzelle: Zelle mit einer vorgegebenen Höhe mit dem Ziel der Reihenanordnung in einer Standardzellenschaltung.
Streumatrizen: Darstellung des Klemmenverhaltens einer analogen elektronischen Schaltung mit Hilfe einer Matrizendarstellung (Vierpoltheorie und Mehrtortheorie).
System-in-Package (SiP): Die Integration von diskreten Bauelementen und integrierten Schaltkreisen in einer elektronischen Baugruppe.
System-on-Chip (SoC): Integration von einem großen elektrischen System auf einem Chip (digitale und analoge Schaltungsteile).
SystemC: Simulations- und Modellierungssprache zur Beschreibung elektronischer Syste-me. SystemC bietet unterschiedliche Abstraktionsniveaus, basiert auf C ++ und erweitert diese verbreitete Programmiersprache um Funktionen zur Modellierung von Hardware.
Through-Silicon Via (TSV): Elektrisch leitende Durchkontaktierung durch den Subst-ratwerkstoff zur Verbindung mehrerer Schaltkreislagen.
Transmissionsmatrizen: Darstellung des Klemmenverhaltens einer analogen elektroni-schen Schaltung mit Hilfe einer Matrizendarstellung (Vierpoltheorie und Mehrtortheorie).
Verhaltensmodelle: Mathematische Modelle, die das Verhalten eines Systems (z. B. Schaltungsverhalten) in einem begrenzten Parameterraum näherungsweise wiederge-ben. Dabei ist ein unmittelbarer Bezug der Modellparameter zu den Parametern physi-kalischer Modelle des Systems meistens nicht gegeben. Verhaltensmodelle werden ein-gesetzt, um eine vergleichsweise schnelle Simulation zu ermöglichen.
Verilog-AMS: Standardisierte Beschreibungssprache von Mixed-Signal Schaltungen (AMS, analog mixed signal).
Versorgungsnetze: Stromversorgungs-/Power-Netz (Vdd) und Masse-/Ground-Netz (Vss/GND) zur Bereitstellung der Stromversorgung der Zellen.
VHDL-AMS: VHSIC hardware description language (VHSIC, very high speed integrated circuit); Standardisierte Beschreibungssprache von Mixed-Signal Schaltungen.
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Via: Durchkontaktierung zur Verbindung von Leiterbahnen auf verschiedenen Metall-ebenen.
Wellenleiter: Darstellung des Verhaltens von elektrischen Leitungen mittels verteilter Parameter.
XML: Sprache zur Beschreibung hierarchisch geordneter Daten.Zelle: Logische Funktionseinheit, die bei digitalen Schaltungen einem Gatter entspricht
(INV, NAND, NOR usw.). Der Begriff wird hauptsächlich bei Standard- und Makro-zellen-Schaltungen benutzt.