-
1
1. GR
Projede, VGA (Video Graphics Array) standart ile
gerekletirilebilen temel grnt oluum teknikleri FPGA zerinde rnek
uygulamalar gelitirilerek tasarlanm ve bu rnek uygulamalarda
oluturulan sistemler kullanlarak monitr zerinde klavye kontroll
scaklk-zaman grafii izdirilmitir. VGA kontroll scaklk-zaman grafii
sistemine, sabit durumda bulunan gne panelinden elde edilen gerilim
deerlerinin LCD ekrandan takip edilmesini salayan gerilim len bir
devre (basit bir voltmetre devresi) de eklenmitir. Bylece iki farkl
birimden (VGA monitr ve LCD ekran) sistem klarnn izlenebilir olmas
salanmtr. Gne paneli kontrol sisteminin VGA zerinde kontrol ise
uygulama kart zerindeki birimlerle salanamamtr.
FPGA (Alan Programlanabilir Kap Dizileri) programlanabilir mantk
bloklar ve bu bloklar arasndaki ara balantlardan oluan tmleik
devrelerdir. FPGA almalar genellikle bir uygulama gelitirme kart
zerinde gerekletirilmektedir. Bu projede mantk bloklar VHDL dili
kullanlarak programlanm ve uygulama gelitirme kart olarak Xilinx
firmasnn Spartan 3E kiti kullanlmtr. Oluturulan yazlmlar ISE 11.1
Project Navigatorda sentezlenmi ve simlasyonlar Modelsim zerinde
gerekletirilmitir.
Bitirme projesi raporunun ikinci blmnde VGA kontroll olarak FPGA
zerinde gerekletirilmi proje rnekleri bulunmaktadr.
nc blmde FPGA ve projede kullanlan Spartan 3E uygulama kart ile
ilgili genel bilgiler verilmitir.
Drdnc blmde gerekletirilen sistemlerin temelini oluturan VGA
protokol detayl olarak incelenmitir.
Beinci blmde VGA grnt oluum teknikleri kullanlarak
gerekletirilen rnek uygulamalarn tasarm aamalar anlatlmtr.
Altnc blmde ise temel teknikler kullanlarak oluturulan
scaklk-zaman grafii uygulamas ve sisteme ek olarak tasarlanan
gerilim len devrenin tasarm admlar yer almaktadr.
Son blmde ise sonu ksmna yer verilmitir.
-
2
2. FPGA ZERDE GEREKLETRLM VGA UYGULAMALARI
FPGAin uygun ekilde programlanmasyla, VGA (Video Graphics Array)
analog grnt standart kullanlarak bir bilgisayar monitr zerinde
eitli uygulamalarn gerekletirilmesi mmkndr. Ayn zamanda FPGA
zerinde gerekletirilen bir sistemin k deikenleri de analog olarak
VGA zerinden takip edilebilmektedir.
FPGA kullanlarak VGA standart ile analog grnt oluumu pek ok
uygulamada kullanlmaktadr. VGA standartnn kullanld en yaygn
uygulamalar; FPGA zerinde tetris oyunu, pong oyunu, grnt ileme
uygulamalar olarak sralanabilir. ekil 2.1de VGA standart ile
gerekletirilmi tetris oyunu uygulamas rnek olarak
gsterilmektedir.
ekil 2.1 VGA zerinde tetris oyunu uygulamas [1]
Bu tasarmlardan yola klarak proje kapsamnda FPGA zerinde
gerekletirilen uygulamalarn analog olarak bir ekran zerinde
izlenmesi iin gerekli olan temel grnt oluum bloklar VGA standart
ile hazrlanm ve bu bloklar farkl sistemler oluturularak
kullanlmtr.
Bir sonraki blmde VGA standart ve sistem tasarmlar incelenmeden
nce FPGA ve projede kullanlan Spartan 3E uygulama kart
incelenmitir.
-
3
3. FPGA ve SPARTA 3E UYGULAMA-GELTRME KARTI
3.1. FPGA
FPGA (Alanda Programlanabilir Kap Dizileri), programlanabilir
mantk bloklar ve bu bloklar arasndaki ara balantlardan oluan ve
geni uygulama alanlarna sahip olan saysal tmleik devrelerdir. FPGA,
programlanabilir mantk bloklar, bu blok dizisini evreleyen giri-k
bloklar ve ara balantlar olmak zere dzenlenebilir ana blmden oluur
[2]. Mantk bloklarnn arasndaki iletiim ara balantlar yoluyla
gerekleir. Ara balantlar ise VHDL ya da Verilog donanm tanmlama
dilleri kullanlarak programlama yoluyla ekillendirilir.
ekil 3.1 FPGA yaps [2]
FPGA mantk bloklar genel olarak, LUT (Look up Table) ve flip
flop gibi mantk elemanlarndan olumaktadr.
Gnmzde retilen FPGAler genellikle SRAM temelli yaplandrma
hcreleri kullanrlar. Bu retim eklinin en nemli avantaj kullanlan
FPGAin binlerce kez programlanabilmesine olanak salamasdr.
FPGAlerin kullanmnn yaygnlamasnda etken olan nemli
zelliklerinden biri de tasarm sresince fabrikasyon aamas
gerektirmemesidir. Bu durum tasarmc asndan nemli bir zaman kazanc
yaratmaktadr.
Savunma sistemleri, saysal iaret ileme, uzay sistemleri, tbbi
grntleme ve otomotiv sektrnde gerekletirilen uygulamalar, FPGAin
uygulama alanlarndan bazlardr. Gnmzde ASIC tasarmnda, baz
tasarmclar tasarmlarn ncelikle FPGA zerinde gerekletirerek test
etmekte ve son aamada tasarladklar entegre devreleri retime
gndermektedir.
FPGA almalar genellikle bir uygulama gelitirme kart zerinde
gerekletirilir.
3.2. Uygulama ve Gelitirme Kart
Projede, Xilinx firmasnn rettii Spartan 3E Starter Kit
kullanmtr.
Kart zerinde bulunan birimler;
10000 lojik hcre birimine sahip Xilinx Spartan3E XC3S500E FPGA
tmdevresi
-
4
Xilinx 64-macrocell XC2C64A CPLD
Xilinx 4Mbit PROM
64 Mbit DDR SDRAM
16 MByte paralel NOR Flash
16 Mbit SPI Seri Flash
2 satr, 16 karakter LCD ekran
PS/2 fare ve klavye portu
VGA display portu
10/100 Ethernet PHY
DTE ve DCE formatnda toplam 2 adet 9 pin RS-232 portu
USB temelli FPGA ve CPLD programlama olana
50 Mhz osilatr
1- wire seri EEPROM
100 pinli FX2 Hirose giri k konnektr
3 adet 6 pin ieren giri-k balant konektr
4 kl, SPI temelli saysal-analog dntrc
2 girili, SPI temelli, programlanabilir n kuvvetlendirici
devresi ile birlikte analog-saysal dntrc
8 adet led, 4 adet kaydrmal anahtar, 4 adet buton olarak
sralanabilir.
ekil 3.3 Spartan 3E uygulama kart blok emas
-
5
Proje kapsamnda kart zerinde bulunan Xilinx XC3S500E FPGA tm
devresi, PS/2 klavye portu, VGA (Video Graphics Array) display
portu, RS-232 portu, 50 Mhz osilatr, 2 satr, 16 karakter LCD ekran
ve ADC kullanlmtr.
ekil 3.4de Spartan3E kitinin grn verilmektedir.
ekil 3.4 Xilinx Spartan 3E kartnn stten grn
3.2.1. Xilinx XC3S500E
zellikleri;
500000 kaps bulunmaktadr.
158 tane giri/k birimi vardr.
1164 tane lojik blok iermektedir.
Gecikme sresi 2,7 nsdir.
85Cye kadar alabilir.
ekil 3.5 Xilinx XC3S500E FPGA [3]
-
6
1.1 V ~ 3.465 V arasnda besleme gerilimi ile alr.
20 tane arpc, 4 tane DCM iermektedir.
360 Kbit block RAM iermektedir.
Xilinx FG320 paketinde bulunmaktadr.
Bir sonraki blmde projenin temelini oluturan VGA standart ve
Spartan 3E uygulama kart zerindeki VGA sistemi incelenmitir.
-
7
4. VGA STADARTI
VGA(Video Graphics Array) (Video Grafik Dizisi)
bilgisayarlardaki analog grnt standart ile 15 pin D-sub konektr
veya 640x480 znrln kendisini ifade eder. lk defa 1988 ylnda IBM
tarafndan piyasaya srlmtr [4].
4.1. CRT Monitrn alma Mant
Bir monitrn en nemli paras elektronik devreler ile birlikte CRT
(Katot n tp) ad verilen havas boaltlm ve n yzeyi binlerce fosfor
noktasndan oluan bir tptr. Tpn dar arka ksmnda elektron tabancas
bulunur. ekil 4.1de bir CRT monitrn sistem bileenleri yer
almaktadr.
Tabanca ierisindeki katot levhalar tel flaman ile stlr ve tp
ierisinde serbeste dolaan elektron bulutunu oluturur. Negatif
kutuplandrlan katotlar ile pozitif kutuplandrlan ekrann i yzeyi
arasna byk bir gerilim fark uygulandnda katotlarda oluan
elektronlar d yzeye doru frlar.
Sabit olarak yerletirilen odaklama elemanlar bu elektronlar bir
araya getirerek bir n halinde ekran orta yzeyinde odaklar. Bu n
ekrann istenilen taraflarna ynlendirmek iin elektron tabancasnn
etrafnda yatay ve dikey saptrma bobinleri bulunur. Bu nn n yzeyde
gezdirilmesi sonucunda grntler ortaya kar.
Ekran kartndan sinyal geldii srece bu n monitrn sol st kesinden
balayarak fosfor ile kapl yzeyi satr ve stun halinde tarar. Bir
satrn taramas tamamlandktan sonra nn bir sonraki satrn en sol
kesine gitmesi iin yatay saptrma bobininin uygun ekilde kontrol
edilmesi gereklidir. Ayn ekilde tm ekrann taranma ilemi
tamamlandktan sonra nn tekrar (0,0) balang noktasna gitmesi iin de
dey saptrma bobininin uygun ekilde kontrol edilmesi gerekir. Bu gei
ilemine eleme (retrace) ad verilmektedir. Monitrn ierisinde, yatay
ve dikey saptrma bobinlerinin kontrolnn salanmas amacyla testere
dii dalgalar osilatrler ve kuvvetlendiriciler tarafndan oluturulur
ve testere dii dalgalar taramann tm ekran boyunca gereklemesini
salar [5]. ekil 4.2de ekran tarama ilemi sembolik olarak
gsterilmektedir.
Monitrlerde renkli grnt oluumu ise temel renk olan krmz, yeil ve
mavi tarafndan oluturulmaktadr. Renkli ekran bu temel rengin her
bir piksele atanmasyla elde edilir. VGA kontrol bal altnda ekran
zerinde oluturulan renkler detayl olarak incelenmitir.
Projede tasarlanan tm sistemlerin uygulamalar CRT monitr zerinde
gerekletirilmitir.
ekil 4.1 CRT monitr sistem bileenleri
Fosfor kapl ekran
Elektron demeti Dey saptrma bobini
Yatay saptrma bobini
Elektron silah
mono
hsync
vsync
-
8
ekil 4.2 CRT tarama paterni
4.2. VGA Kontrol
Bir CRT monitr genelde hsync, vsync, red (R) , green (G), blue
(B) olarak adlandrlan iaretler ile kontrol edilir. Bu iaretler
ekran kartndan monitre gnderilir. Projemizde ekran kart yerine bu
sinyaller FPGAden monitre gnderilmektedir.
ekil 4.3 FPGA ile monitr kontrol
4.2.1. hsync ve vsync Kontrol aretleri
Hsync ve vsync kontrol iaretleri saysaldr. Blm 4.1de tanmlanan
satr ve stun elemelerini kontrol eden sinyallerdir. Bu iaretler
monitr ierisinde testere dii dalgalarnn olumasn salayarak yatay ve
dey saptrma bobinini kontrol eder. Hsync ve vsync kontrol iaretleri
seilen VGA formatna gre oluturulur. VGA formatlarnn listesi tablo
4.1de verilmektedir.
Oluturulan grntnn alglanmas iin ekrann bir saniyede onlarca kez
taranmas gerekmektedir. Bir saniyede yaplan tarama saysna tazeleme
oran denir ve bir bilgisayar ekrannda bu oran 60 veya daha fazla
olmaktadr.
Bir satrn ve tm ekrann taranmasnn ncesinde ve sonrasnda kontrol
amal bo evrimler yer almaktadr. n boluk ve arka boluk olarak
adlandrlan bu bo evrimler esnasnda ekrana vertical sync, horizontal
sync sinyalleri
-
9
gnderilerek grntnn ekrana doru baslmas salanm olur. Bu bo
evrimlerin says znrle ve tazeleme oranna gre deimektedir.
Tablo 4.1. Verilen formatlarda tarama iin gerekli frekans ve
tarama evrimleri [6]
Projede gerekletirilen sistemlerin tm 640x480, 60 Hz formatna
gre tasarlanmtr. Bu durumda saniyede 60 tarama yaplmaktadr ve
sistemin alma frekans: falma=toplam yatay tarama x toplam dey
tarama x tazeleme frekans bantsndan 25 Mhz olarak hesaplanmtr.
Hsync ve vsync iaretlerini oluturan n, arka boluk, eleme ve aktif
video satr ve stunlar da tablo 4.1de yer alan deerlere gre
belirlenmitir. Bu sisteme gre gerekletirilmi satr ve stun
senkronizasyonu ekil 4.4de detayl olarak incelenmitir. 4.2.2. Renk
aretleri Monitr zerinde renkli grnt oluumu temel renk tarafndan
salanmaktadr. Krmz, yeil ve mavi renklerinin birleimi ile ekran
zerinde 8 farkl renk elde edilebilmektedir. Her bir pikselin renk
deeri bu temel rengin birbiri ile kombinasyonu sonucunda
belirlenir.
Tablo 4.2 -bit VGA renk kombinasyonu
Baz sistemlerde her bir renk deeri bir bit yerine 4 bit ile
ifade edilmektedir. Bu durumda piksele atanan renk deerleri 3 bit
yerine 12 bit ile ifade edilir. Bu sistemlerde ekran zerinde elde
edilebilecek farkl renk says 4096dr ve yukarda belirlenen renklerin
farkl tonlar VGA ile ekran zerinde oluturulabilmektedir. 3 bit ile
ifade edilen sistemlerde ise yukarda belirtildii gibi sadece 8
temel renk ekran zerinde grntlenebilmektedir.
RED(R) GREEN(G) BLUE(B) PKSELE ATANAN RENK 0 0 0 SYAH 0 0 1 MAV
0 1 0 YEL 0 1 1 CYAN 1 0 0 KIRMIZI 1 0 1 MAGENTA 1 1 0 SARI 1 1 1
BEYAZ
-
10
h_video_on 0 639
(0,479) piksel (639,479) piksel
Aktif video
Testere dii
h_sync
Arka boluk:48
Aktif video: 640
n boluk: 16
Eleme:96
Bir dey tarama:800
v_video_on
v_sync Aktif video: 480
Arka boluk: 31 n boluk:10 Eleme:2 Bir yatay tarama:525
ekil 4.4 Satr ve stun senkronizasyonu
-
11
4.3. Spartan 3E Uygulama Kart zerinde VGA Kontrol
Spartan 3E uygulama kart zerinde DB15 VGA konektr bulunmaktadr.
Bu konektr standart bir monitr kablosu
ile CRT monitrne balanabilmektedir. DB15 konektr 15 pin
iermektedir. ekil 4.5de Spartan 3E kit zerinde
bulunan DB15 konektrnn nden grn yer almaktadr.
ekil 4.5 DB15 VGA konektr nden grn [7]
Spartan 3E kit zerinde bulunan VGA konektr ile krmz, yeil, mavi
renk deerleri bir bit ile kontrol
edilebilmekte ve piksel rengi 3 bit deerinin kombinasyonu ile
belirtilmektedir. Bu nedenle spartan 3E uygulama
kart ile ekran zerinde sadece 8 farkl renk elde
edilebilmektedir. Bu durum uygulama kartnn en byk
dezavantajlarndan biridir.
ekil 4.6da VGA konektrnn FPGA ile balant emas verilmitir.
ekil 4.6 FPGA-VGA konektr balant emas [7]
H14, H15, G15, F15, F14 deerleri FPGAin bacak numarasn
belirtmektedir.
Bir sonraki blmde VGA temelli grnt oluum bloklarnn tasarm her
bir rnek iin incelenmitir.
-
12
5. VGA LE TEMEL GRT OLUUM BLOKLARII TASARIMI
VGA ile monitr zerinde grnt oluum teknikleri 3 ana balk altnda
incelenmektedir [8].
Her bir piksele tek tek bit deeri atanarak grnt oluumu
Piksellerin gruplanarak bir display birimi haline getirilmesiyle
grnt oluumu
ekil temelli grnt oluumu
Her bir piksele tek tek bit deeri atarak grnt oluumu FPGA
ierisinde bir video hafza alan oluturulmasyla gerekletirilir. Ekran
zerindeki her bir piksel deerine video hafza alannda bulunan bir
kelime aktarlr. Spartan 3E kit zerinde bulunan FPGA her bir piksel
deerine 1 bitlik bir bilgi gnderir. Bu durumda video hafza
alanndaki kelime uzunluu 1 bit olmaktadr. Bu ilemi gerekletirmek
iin gerekli olan hafza alan yaklak olarak 310kdr.
Piksellerin gruplama yoluyla display birimi haline getirilmesi
ilemi ise yatay ve dey satrlarda bulunan piksellerin belirli
aralklarda rnein; 8x8 bit aralnda bir grup halinde dnlmesi temeline
dayanr. Her bir gruba atanacak olan deerler bir hafza alannda
ekranda o aralkta grlmesi istenen ekle gre saklanr. Bu yolla
ekranda grnt oluumu ilk olarak incelenen grnt oluturma tekniine gre
daha az hafza alan kaplamaktadr.
ekil temelli grnt oluumu ise ekranda oluturulmak istenen
ekillerin ok kompleks olmad durumlarda tercih edilmektedir. rnein;
ekran zerinde bir kare ekli oluturulmak istendiinde bu tekniin
kullanlmas uygun olmaktadr.
Bu tekniklerin her birinin kullanm proje kapsamnda eitli rnekler
ile gerekletirilmitir. Tasarlanan sistemler uygulama kartnn
zerindeki sistemler ve d arabirimler ile haberletirilmitir. Bylece
VGA zerinden monitr ile arabirimler arasnda iletiim salanmtr.
5.1. VGA Ekran Kontrol Birimi
Ekranda temel renkte bir fon olumasn salayan programdr. Ekran
kontrol tasarm biriminin doru alp almadn test etmek amacyla
oluturulmutur.
ekil 5.1de programn blok diyagram verilmitir.
ekil 5.1 VGA ekran kontrol blok diyagram
-
13
VGA_senkronizasyon blou 25 Mhz saat iaretini giriten alarak
ekran zerinde grnt oluumunu salayan blm 4de detayl olarak incelenen
hsync yatay senkron , vsync dey senkron iaretleri ile birlikte
piksel_x, piksel_y ve video_on iaretlerini oluturur. Grnt oluturma
devresi ise VGA_senkronizasyon bloundan gnderilen piksel deerlerine
renk atamas yaparak ekran zerinde istenilen grntnn olumasn salar.
Video_on iareti ise taramann aktif video blgesinde olup olmadn
belirtir.
ekil 5.2 VGA kontrol biriminin monitr zerinde uygulamas
5.2. Kart zerinde Bulunan Birimlerden Gelen Bilgiye Gre Ekran
Kontrol
Spartan 3E kit zerinde bulunan 4 adet kaydrmal anahtardan 3
tanesi kullanlarak ekran zerinde grlebilecek 8 temel renk test
edilmitir.
ekil 5.3 Kaydrmal anahtar kontroll VGA kontrol birimi blok
diyagram
Tablo 5.1 Switch deerlerine gre ekran zerinde grlecek renk
deerlerinin listesi
Switch_1 Switch_2 Switch_3 Renk
0 0 0 BEYAZ
0 0 1 MAV
0 1 0 YEL
0 1 1 CYAN
1 0 0 KIRMIZI
1 0 1 MAGENTA
1 1 0 SARI
1 1 1 SYAH
-
14
5.3. ekil Temelli Grnt Oluum Tekniinin Uygulanmas
Ekran zerinde temel bir fon zerinde bir dikdrtgen ekli
oluturulmutur. Sadece dikdrtgenin kapsad alandaki piksellere farkl
renk deeri atamas yaplmtr.
Grnt oluturma devresi ierisinde sadece dikdrtgen alannn
ierisinde kalan piksel deerlerine krmz, dier piksellere ise siyah
rengi atanmtr. Dikdrtgen basit bir ekil olmas sebebiyle ekil
temelli grnt oluum tekniine uygun bir rnektir. Karmak ekillerin
oluumu ileriki uygulamalarda incelenmitir.
ekil 5.4 VGA ekil temelli grnt oluum tekniinin uygulamas
VGA temelli sistemlerin simlasyonu bu rnek iin modelsim
programnda gerekletirilmitir. ekil 5.5de simlasyon sonular yer
almaktadr.
Simlasyon sonucu detayl olarak incelendiinde oluturulan
dikdrtgen eklin yatayda 100. piksel ile 200. piksel; deyde ise 150.
piksel ile 300. piksel arasnda izdirildii grlmektedir.
Bu durumda oluturulan dikdrtgen yatayda 100 piksel, deyde 150
piksel boyutundadr.
n,arka boluk ve eleme blgesi Aktif video blgesi
ekil 5.5 VGA ekil temelli grnt oluum teknii simulasyonu
-
15
5.4. Kart zerinde Bulunan Birimlerden Gelen Bilgiye Gre
Ekrandaki eklin Hareketi
Oluturulan kare eklin kullanc kontroll hareketi salanmtr.
ekil 5.6 Kaydrmal anahtar ile hareketli ekil uygulamas blok
diyagram
Spartan 3E kit zerinde bulunan 4 kaydrmal anahtar yardmyla saa,
sola, yukar ve aa olmak zere drt ynde kare ekli hareket
ettirilmitir. Her bir tua baslnda kare 25 birim piksel saa, sola,
yukar ya da aa ilerlemektedir.
5.5. Ekran zerinde Karakter Oluturma Uygulamas
Ekran zerine karakter yazma ilemi, piksellerin gruplanarak bir
display birimi haline getirilmesiyle grnt oluumu tekniiyle
gerekletirilmektedir. VGA ile grnt oluturma tekniklerinde
bahsedildii gibi bu teknikte hafza alan kullanlmaktadr. Karakter
yazma ileminde, hafza alannn ierisinde ASCII karakter tablosunda
yer alan karakterler bulunmaktadr.
Bu hafza alannda IBM standartna uygun olarak her bir karakter
iin 16 Bytelk bir ksm ayrmtr. Bu ayn zamanda 8 stun ve 16 satr
pikselinin bir karakteri ekran zerine yazmak zere kullanlaca
anlamna gelir; yani bir karakteri ekranda grmek iin 8 satr ve 16
stun pikseli kullanlmaktadr. Bu durumda; ekran yatay eksende 640,
dey eksende 480 pikselden olutuuna gre bir satrda 60 tane, bir
stunda ise 40 tane karakter yazlabilmektedir.
Hafza alanna karakterlerin yazlmas ise ASCII tablosuna uygun
olarak yaplmtr. rnein A karakterinin ASCII karl 41Hdir. ROM
ierisinde A karakterinin yazlmaya baland satr adresi; 10000010000
deeri, bitirildii satr adresi ise 10000011111 deeridir. Adresin 10.
biti ile 4. biti arasndaki say deeri 41 Hdir. Kalan 4 bit ise 16
satrn tamamlanmasn salamaktadr. ekil 5.7de A karakterinin paterni
ve ROM ierii gsterilmitir.
ROM adresinin en ok arlkl 7 biti 41H olarak seilir ve en az
arlkl 4 biti ise her bir tarama sresince bir artar ve ROM
ierisindeki A karakterine ait her bir satrdaki deerler VGA portu
ile ilgili satrdaki piksellere gnderilir ve tarama sonlandnda
ekranda karakter oluur.
Bu teknik iin FPGA zerinde uygulama; monitr ekran zerine DOGUM
GUNUNUZ KUTLU OLSUN yazdrlarak gerekletirilmitir. Yazdrlan karakter
dizisinin ekran zerindeki konumu zamana bal olarak deimektedir.
ekil 5.8de sistemin blok diyagram verilmitir.
-
16
a) Piksel paterni b)ROM ierii
ekil 5.7 A karakterinin paterni [9]
ekil 5.8 Karakter oluturma uygulamas blok diyagram
Karakter oluturma devresi ile ekran zerinde oluturulmak
istenilen karakterler ve ekran zerindeki konumlar belirlenir. Daha
nceden de belirtildii gibi bir karakterin oluturulabilmesi iin 16
satr gereklidir. Bu nedenle piksel_y deerinin son 4 biti rom
ierisindeki 16 adresin tamamnn okunmas iin kullanlacaktr. Bu deer
satr_adr deikenini oluturur. Oluturulmak istenilen karakter
belirlendikten sonra karakter oluturma devresinin kna bu karaktere
ait ascii kodu gnderilir ve karakter_adr deikenini oluturur.
Satr_adr ve karakter_adr deikenleri birleerek rom_adr deikeninin
deerini belirler. Rom_addr deeri ile karakter_rom ierisindeki
ilgili karakterin paterninin 16 satrndan ilgili olan seilir.
Karakter ROMu 2K bytedr. Bit_adr deeri ile bir ROM kelimesinin bir
biti mux yardmyla seilir. Seilen Kelime_biti deeri grnt oluturma
devresine gnderilir.
-
17
5.6. Piksellerin Gruplanarak Bir Display Birimi Haline
Getirilmesiyle Grnt Oluumu Uygulamas
Hafza alan kullanlarak ekran zerinde paralel kenar ve yuvarlak
bir cisim oluturulmutur. Kullanlan hafza alan ROM 2Kdr. Bir piksel
grubu 128x128 bitten olumaktadr. Tasarmda ekran zerinde karakter
oluturma uygulamasnda kullanlan teknik kullanlmtr. Program 128
kelime bitinin seimine gre dzenlenmitir. Bu uygulamann, ekran
zerinde karmak ekillerin oluturulmak istendii durumlarda kullanlmas
uygun olmaktadr.
5.7. Klavye Kontroll VGA Uygulamas
VGA ile gerekletirilen oyun uygulamalarnda olduka sk
kullanlmaktadr. Klavyeden gelen deerlere gre ekran zerindeki eklin
hareketini salayan bir tasarm yaplmtr.
Uygulamada klavye zerindeki yn tular kullanlarak oluturulan
karenin saa sola yukar ve aa hareketi salanmtr. Her bir tua
basldnda kare ekli 10 piksel birim ilgili yne hareket etmektedir.
ekil aktif video blgesinden ktnda tekrardan ekrann ortasnda
olumaktadr.
Bu uygulamann gerekletirilebilmesi iin ncelikle klavye
arabiriminin FPGA ile haberleme ara yz oluturulmaldr.
PS2 Klavye Arayz:
Spartan 3E kit zerindeki PS2 portu, IBMin kiisel bilgisayarlarda
kullanlan personnal system/2 standartna uygundur. Klavye ve fare
arabirimlerini donanmnzla haberletirmek iin en sk kullanlan ara
yzdr. PS2 portunun 2 giri pini bulunmaktadr. Bu pinlerden biri seri
olarak veri aktarmn salamak iin kullanlmaktadr; dieri ise verinin
gnderime hazr olduunu bildiren saat iareti iin kullanlmaktadr. Bu
iki pinin yan sra PS2 portu bir g kayna pinine sahiptir. Spartan 3E
kit zerinde 3.3 volt kaynak bulunmaktadr ve pek ok klavye 3.3 volt
ile alabilmektedir. Baz kalvyeler ise sadece 5 volt ile almaktadr.
Bu tip klavyenin kullanlmas durumunda spartan 3E uygulama kart
zerinde bulunan J2 pininin anahtarlanmas yoluyla 5 Volt elde
edilebilmektedir.
PS/2 ile veri paket halinde gnderilir. Her bir pakette 11 bit
bulunmaktadr. 11 bitlik paket bir balang biti,8 bit veri, bir
parity biti ve bir dur bitinden olumaktadr. Veri, saat iaretinin
negatif kenarnda okunmaldr. Verinin en dk arlkl biti ilk olarak
gnderilmektedir. ekil 5.9da 11 bitlik paketin gnderilmesi
gsterilmektedir. FPGA, PS2 clock iaretinin negatif kenarlarn
alglayp, PS2 datay yazmaca kaydeder. Sonra parite bitini kontrol
eder. PS2 klavyenin alma frekans 10kHz - 16kHz arasndadr. Bu ok dk
alma frekansndan dolay 2 klavye pininin de filtrelenmesi
gerekmektedir. Veri iareti, saat iaretinin den kenarnn ncesinde ve
sonrasnda en az 5 s sabit kalmaktadr.
ekil 5.9 PS2 portunun zamanlama diyagram
8 bit veri klavyeden baslan tuun kodunu gstermektedir. ekil
5.10da klavye kodlar gsterilmektedir.
Bala_biti
Dur biti
Veri (ps2d)
Saat (ps2c)
-
18
ekil 5.10 PS2 Klavye tarama kodlar [10]
ekil 5.11 Klavye arabiriminin VGA ile haberleme uygulamas blok
diyagram
ekil 5.12de ise klavye arabiriminin VGA ile haberlemesinin
simlasyon sonular verilmektedir.
-
19
ekil 5.12 Klavye arabiriminin VGA ile haberlemesi simlasyonu
5.8. Klavye Kontroll Ekrana Karakter Yazma Uygulamas
Klavyeden baslan karakterin ekranda yazlmasn salayan bir program
gerekletirilmitir. Bylece karakter oluturma birimi ve klavye
arabirimi VGA ile birletirilmitir.
5.9. Animasyon Uygulamas
Ekran zerinde oluturulan ekillerin zamanla yer deitirerek grntnn
hareketli olmas salanmtr. Ekran zerindeki grntnn gzle grlr bir
biimde alglanabilmesi iin Spartan 3E kit zerinde bulunan 50 Mhz
saat iaretinden 1 saniyelik saat iareti elde edilmitir ve her bir
saniyede ekran zerinde bulunan ekillerin konum deitirmesi
salanmtr.
50 Mhz saat iaretinin blnerek daha kk frekansl saat iareti elde
edilmesi programlama yoluyla gerekletirilmektedir. Bunun iin
program ierisinde bir sayc tanmlanr ve 50 Mhz saat iaretinin
ykselen kenarnda saycnn deeri bir arttrlr. stenilen frekans seimine
gre saycnn bir biti yeni saat iaretini oluturur.
ekil 5.13 Animasyon uygulamas blok diyagram
rnein; 25 Mhz saat iareti 50 Mhz sistem saatinin 21e blnmesiyle
elde edilir. Bu durumda saycnn birinci biti ile 25Mhz saat iareti
elde edilebilmektedir.
ekil 5.14de saat iaretini blme ileminin simlasyon sonucu
verilmektedir.
ekil 5.14 Programlama ile saat blc devre simlasyonu
-
20
5.10. VGA le Temel Grnt Oluum Bloklarnn Seri kanal ile
Birletirilmesi
Sistemlerin ayr ayr tasarm tamamlandktan sonra incelenmesinin
kolay olmas ve gelitirilecek yeni uygulamalar iin dzenli bir kaynak
oluturulmas amacyla tm uygulamalar seri kanal yardmyla bir program
haline getirilmitir. Bu tasarmn yaplabilmesi iin ncelikli olarak
uygulama kartnn zerinde bulunan RS-232 haberleme ara yz incelenmi
ve tasarm yaplmtr.
RS232 Seri kanal Ara yz Tasarm
RS232 seri haberlemede kullanlan en genel protokoldr. Birbirine
yakn birimler arasndaki haberlemeyi salar ve bilgiler +15V ve -15V
lojik gerilim seviyeleri ile genelde 10 bitlik paralar halinde
gnderilir. letimde saat bilgisi gnderilmedii iin iletim
asenkrondur. Veri bitlerinden nce gnderilen bala bitiyle alc
saatini eitler ve gnderim balar. Veri bitlerinin gnderim sras en dk
arlkl bitten en yksek arlkl bite dorudur. Gnderilen 8 veri bitinden
sonra gnderilen bitir biti ile gnderim tamamlanm olur. Balang biti
lojik 0, bitir biti lojik 1dir. Gnderilen bu bitler baud olarak
adlandrlr. Gerilim seviyesi olarak -15V lojik 1, +15V lojik 0
anlamndadr.
ekil 5.15 UART_RX seri kanal blok diyagram
Bu modllerin kullanm amalarndan ksaca bahsedersek;
en_16_x_baud=>Seri kanal baud hz ayarn yapmak iin
kullanlmaktadr. Oluturulan sistemde 38400Hz Baud rate
kullanlmaktadr. alma mant; kart zerinde bulunan 50 Mhzlik saat
iaretini alarak bunu istediiniz baud rate frekansna dntrme temeline
dayanmaktadr. rnein kartn zerinde 50 Mhzlik bir saat iareti olsun
ve kullanc 38400Hz baud hzyla almak istesin. Bunun iin
50000000/(16x38400)=81 olmak zere bir sayc tanmlanmakta ve ayn
periyot byltme ileminde olduu gibi saat iaretinin ykselen kenarnda
bir arttrlmaktadr ve 81 deerine ulatnda en_16_x_baud 1 deerini
almaktadr. Bylece gerekli baud hz elde edilmi olmaktadr.
ekil 5.16 RS-232 baud hz [11]
uart_rx=>2 ksmdan olumaktadr. Kcuart_rx ve Bbfifo 16x8
modllerini bir modl altnda birletirir.
-
21
Kcuart_rx=>DTE RS232 seri giriten gelen verileri, oluturulan
baud hzyla alarak buffera vermekte ve buffera verilerin yazlmasn
salayan kontrol iaretini retmektedir.
Bbfifo 16x8=>Gelen seri verileri kaydederek 8 bitlik bir
paket halinde kullanlmak zere ana modle vermektedir. ekil 5.17de Rx
buffern alma mekanizmas gsterilmektedir.
ekil 5.17 Rx buffer alma mekanizmas [11]
Kullanlan iaretlerin amalar:
Serial_in: Standart 8 bitlik giri verisi olarak kullanlmaktadr.
Buffer dolu deilse otomatik olarak veriler buffera yazlr.
Data_out: gelen 8 bit verinin paralel kdr. Buffer_data_present
aktif olduunda data_out kullanlabilir durumdadr.
Read_buffer: buffer ile verilen 8 bitlik paralel verinin
okunduunu bildirir.
Reset_buffer:16 bytelk buffern resetlenmesini salayan
giritir.
En_16_x_baud: Belirlenen Baud hzn bildiren giritir.
Buffer_data_present: Bufferdaki bilginin kullanma hazr olduunu
bildirir.
Buffer_full: Buffern dolduu ve yeni veri alacak yer bulunmadn
belirten kontrol iaretidir.
Half_full: 16 byte bufferda 8 bytelk ya da daha fazla verinin
henz okunmadn belirten kontrol iaretidir.
Clk: Senkronizasyonu salamak amacyla kullanlan 50 Mhzlik saat
iaretidir.
ekil 5.18de uart seri kanal modlnn simlasyonu verilmektedir.
ekil 5.18 UART seri kanal arabirim simlasyonu
Seri kanaldan gnderilen veri 8 bitlik
paralel veri olarak yazmata saklanr.
-
22
Test ilemi iin A karakterinin seri kanal biriminden gnderilmesi
ve alnmas gerekletirilmitir. A deeri binary olarak 01000001 deerine
karlk gelmektedir. Simlasyon sonularndan grlmektedir.
Seri kanal ara yznn de tamamlanmasyla temel VGA bloklar bir
program altnda toplanmtr.
Seri kanal tasarm ara yz Spartan 3E uygulama kart zerinde
tamamlandktan sonra istenilen programn seilmesini salayan arayz C#
programlama dili kullanlarak gerekletirilmitir. ekil 5.19da
tasarlanan arayz verilmektedir.
ekil 5.19 Seri kanal kullanc ara yz
Kullanc grmek istedii program butonuna basarak VGA ile monitr
zerinde istedii bir program izleyebilmektedir.
Sitemin bu ekilde tasarlanmasyla her bir program rneinin
denenmesi iin FPGAin tekrar tekrar programlanmasna gerek kalmam;
sistemlerin incelenmesi olduka kolaylamtr.
ekil 5.20de sistemin ana blok diyagram yer almaktadr. ekil
5.21de ise sistemin giri k pinleri verilmitir.
ekil 5.22de tasarlanan sistemin hiyerarik yaps
gsterilmektedir.
-
23
ekil 5.20 Birletirilmi sistemin blok diyagram
ekil 5.21 Birletirilmi sistemin giri ve klar
-
24
ekil 5.22 Birletirilmi sistemin hiyerarisi
Tablo 5.2 Birletirilmi sistemin FPGA kullanm oranlar
Lojik Birim Hazr olarak bulunan Kullanlan Kullanma Oran
Yazma 9312 236 %2
Look-up table 9312 615 %6
Slices 4656 400 %8
Giri-k pinleri 232 14 %6
RAMB16s 10 20 %50
MUX 2 24 %8
Bir sonraki blmde VGA ile oluturulan temel bloklarn
kullanlmasyla oluturulan scaklk-zaman grafii uygulamas ve
analog-saysal dnm devresi tasarm incelenmitir.
-
25
6. SICAKLIK-ZAMA GRAF ve BAST VOLTMETRE DEVRES TASARIMI
Projenin bu admnda scaklk sensr ile scaklk kontrol devresi ile
sensrden gelen bilgilerin zamana gre deiiminin VGA protokol
kullanlarak ekran zerinde izlenmesi salanmaya allmtr. Sistem scaklk
grafiini izme ilemini gerekletirirken ayn zamanda Spartan 3E
uygulama kart zerinde bulunan analog-dijital dntrc kullanlarak
devre giriinden elde edilen gerilim deerleri yine uygulama kart
zerinde bulunan LCD ekran zerinden takip edilebilmektedir. Proje
kapsamnda LCD ekrandan bir gne panelinden elde edilen gerilim
deerleri izlenmitir.
Bu sistemin tasarmnn gerekletirilmesi 2 aamadan olumaktadr. lk
olarak ekran zerinde scaklk zaman grafii izdirilebilmesi iin
gerekli sistemler hazrlanmtr, ikinci olarak gerilim deerlerinin
okunmasn salayan analog-saysal devre tamamlanm ve LCD ekran zerinde
sistem kontrol edilmitir. Tasarm gerekletirildiinde spartan 3E
uygulama kart zerinde bulunan iki temel grntleme biriminin ayn
sistem ierisinde kullanm gerekletirilmitir.
ekil 6.1de sistem admlarnn blok diyagram verilmektedir.
ekil 6.1 Sistem tasarm admlar
Sistemin tasarmnn iki temel aamas olan scaklk zaman grafii
uygulamas ve analog-saysal sistemin tasarm detayl olarak
incelenmitir.
6.1. Scaklk-Zaman Grafii Tasarm
Scaklk zaman grafii uygulamasnn gerekletirilmesi iin Spartan 3E
uygulama kartna ek olarak DS18B20 dijital scaklk sensr
kullanlmtr.
6.1.1. DS18B20 Scaklk Sensr
Sensrler, fiziksel ortam ile endstriyel amal elektrik-elektronik
cihazlar birbirine balayan bir kpr grevi grr. Bu cihazlar
endstriyel proses srecinde kontrol, koruma, ve grntleme gibi ok
geni bir kullanm alanna sahiptirler.
Ortamdaki s deiimini alglayan cihazlara s veya scaklk sensrleri
denir. Scaklk en sk llen evresel deerdir. nk fiziksel, elektronik,
kimyasal, mekanik ve biyolojik tm sistemler scaklktan etkilenir. Bu
nedenle kontrol sistemlerinde scakln llmesi ve belli deerlerde
tutulmas nemlidir [12].
Gnmzde elektronik uygulamalarnda en ok kullanlan scaklk
sensrleri; dirensel scaklk sensrleri (RTD- Resistance Temperature
Detector), sl iftler (termokupl - thermocouple), termistrler (NTC)
ve entegre devre scaklk sensrleri olarak sralanabilir.
Projede, Dallas firmasnn rettii DS18B20 programlanabilir 1-wire
protokoln kullanan dijital sensr kullanlmtr.
DS18B20 sensr zellikleri;
Haberlemek iin yalnzca bir port pinine ihtiya duyan 1-wire
arayzn kullanr. Sensr 64 bit seri kod saklayabilen ROM iermektedir.
Kullanm srasnda harici olarak herhangi bir elektronik elemana gerek
yoktur.
SICAKLIK
SENSR
Verilerin
ilenmesi
Saysal-analog
dnm
Ekran zerinde
sistemin izlenmesi
Gne Paneli Analog-saysal
dnm
Verilerin
ilenmesi LCD zerinde
sistemin izlenmesi
-
26
3V ile 5.5V arasnda besleme gerilimine ihtiya duyar. -55C ile
+125C arasnda lm yapar. Dijital olarak 9 bit ve 12 bit k retir.
Kullanc istedii bit znrl deerini seebilir. CRC kontrol yapar.
Scaklk deerini 12 bit dijital kelimeye maksimum 750 msde dntrr.
Termometre devrelerinde, endstriyel uygulamalarda, termal duyarllk
gerektiren sistemlerde sklkla
kullanlmaktadr. Kullanc tarafndan kalc alarm deeri tanm
yaplabilir. 2 farkl ekilde besleme gerilimi balants
gerekletirilebilir. Kullanc gerekletirecei uygulamaya gre
uygun olan balant eklini kullanarak sistemini
tasarlayabilir.
1-wire protokol ile haberlemeyi tek bir port pini zerinden
gerekletirmesi, Spartan3E kit zerinde bulunan giri-k pinlerinden
yalnzca birinin kullanlarak scaklk kontrol yaplmasn salamtr. Bylece
kit zerinde bulunan giri-k pinleri baka uygulamalar iin rahatlkla
kullanlabilir.
Ek olarak bir analog-saysal dntrcye ihtiya duymamas DS18B20
sensrn en nemli avantajlarndandr.
Bu iki nemli zellii nedeniyle bu projede scaklk kontrol iin
DS18B20 sensr kullanlmtr.
ekil 6.2de sensr ve u balantlar verilmitir.
ekil 6.2 DS18B20 scaklk sensr ve u balantlar [13]
12 bit znrl kullanld durumda 0,0625C aralklarla scaklk lm
gerekletirilmektedir. Bu durumda olduka hassas bir scaklk lm
gerekletirilmektedir. ekil 6.3de sensrn blok diyagram verilmitir.
Blok diyagramn ilk ksmnda parazitik g devresi yer almaktadr. kinci
olarak ise 64 bit ROM ve 1-wire portu gsterilmitir. 64 bit ROM,
birden fazla scaklk sensrnn kullanlmas gerekli olan uygulamalarda
tm sensrlerin tek bir port pini zerinden haberlemesini salamak
amacyla sensrlere ait bilgileri tutar. Bu ekilde birden fazla
1-wire protokol ile konuan elemann ayn balant yolu zerinden
haberleme imkan bu elemanlarn en nemli avantajlarndan birini
oluturmaktadr. Daha sonraki ksmlarda ise A/D ve alarm devreleri
grlmektedir. Alarm devresi kullanc isteine bal olarak
kullanlabilir.
-
27
ekil 6.3 DS18B20 blok diyagram [13]
Sensre besleme gerilimi iki farkl ekilde uygulanabilmektedir.
Parazitik g modu olarak adlandrlan birinci tip balant yaps ekil
6.4de gsterilmitir. Bu balant eklinde sensr herhangi bir besleme
gerilimine ihtiya duymamaktadr. Sensrn besleme gerilim ucu topraa
balanmtr. Uzun mesafelerde lm yaplmas gereken uygulamalarda bu
balant eklinin kullanlmas uygun olmaktadr. 1-wire hatt yksek
gerilim deerinde olduunda sensr almas iin gerekli olan gc hattan
alr; hattn dk gerilim seviyesinde olduu durumda ise sensr gcn Cpp
kondansatrnden alr. +100Cden yksek scaklk lmlerinde bu balant
eklinin kullanm kesinlikle nerilmemektedir.
kinci tip balant eklinde ise sensr harici olarak besleme
gerilimine ihtiya duyar. Bu balant ekil 6.5de verilmitir. Parazitik
g modunda olduu gibi MOSFET bir tranzistre gerek duymamas ve scaklk
deerinin dntrlmesi srasnda 1-wire hattn, dier cihazlarla
haberlemesi iin serbest brakmas bu balant tipinin avantajlardr.
DS18B20 sensrn Spartan 3E kit ile balanmasnda bu balant ekli
kullanlmtr. Harici besleme gerilimi uygulandnda 1-wire protokolne
gre, okuma ilemi scaklk dnm tamamlandktan sonra
gerekletirilmelidir. Dnm srasnda sensr 0 bilgisini, dnm
tamamlandktan sonra ise 1 bilgisini FPGAe yollamaktadr.
ekil 6.4 Parazitik g balant emas [13]
-
28
ekil 6.5 Harici besleme gerilimi uygulama
Scaklk kontrol devresi 12 bit znrle gre tasarlanmtr. Sensr dnm
deerlerini 16 bitlik deer olarak scratchpde saklamaktadr. En ok
arlkl 4 bit deeri 0000 ise bu scakln pozitif bir deer olduunu, 1111
ise negatif bir deer olduunu belirtmektedir. 12 bit znrle gre kta
elde edilen saysal deerlerden bazlar tablo 6.1de verilmektedir.
Tablo 6.1 DS18B20 scaklk sensrnn analog-saysal dnm
SICAKLIK(C) KL SSTEMDE
SICAKLIK DEER
OALTILIK SSTEMDE
SICAKLIK DEER
+125 0000 0111 1101 0000 07D0h
+85 0000 0101 0101 0000 0550h
+25,0625 0000 0001 1001 0001 0191h
+10,125 0000 0000 1010 0010 00A2h
+0,5 0000 0000 0000 1000 0008h
0 0000 0000 0000 0000 0000h
-0,5 1111 1111 1111 1000 FFF8h
-10,125 1111 1111 0101 1110 FF5Eh
-25,0625 1111 1110 0110 1111 FE6Fh
-55 1111 1100 1001 0000 FC90h
6.1.2. Sistemin Gereklenmesi
Scaklk-zaman grafii tasarmnn gerekletirilebilmesi iin ncelikle
FPGA zerinde scaklk kontrol devresi hazrlanmtr. Kontrol devresi,
scaklk deerinin sensr zerinden alnmasn salayan, scaklk deerini
ileyen ve VGA ekrannda kontroln gerekletiren bloklardan
olumaktadr.
-
29
ekil 6.6 Scaklk kontrol devresi Basit Blok Diyagram
Scaklk devresinin alnmasn salayan devre blou DS18B20 sensrn
kulland 1-wire prensibine gre tanmlanmtr.
1-wire iletiim standart Dallas semiconducter tarafndan
gelitirilmi olup halen birok cihaz tarafndan kullanlmaktadr. ok
yaygn kullanlan bir sistem olarak i-button (stanbulda belediye
tarafndan kullanlan akbil) rnek olarak verilebilir. Sadece belirli
bir ROM numarasna sahip olanlaryla birlikte real time clock ya da
scaklk ler, eeprom gibi sadece kendi iinde bir ok rn yelpazesine
sahiptir. Sadece i-button ile snrl kalmayp her geen gn genileyen
elektronik eleman zincirine sahiptir. Adreslenebilir rle
srclerinden eeprom belleklere ve ADClere kadar yzlerce rnde
kullanlmaktadr.
1-wire standartnda veri alverii tek bir hat zerinden iki ynl
olarak gerekletirilmektedir. Genel olarak master (efendi) olarak
grev yapan bir mikrodenetleyici sistem ile 1-wire standartn
kullanan slave (kle) durumda bulunan cihazn kendisinden olumaktadr.
Gerekletirilen projede FPGA master olarak grev yapmaktadr.
Bu tasarmn yaplabilmesi iin DS18B20 sensrnn kullanm klavuzunda
bulunan zamanlama diyagramlar dikkatle incelenmi ve tasarm bu
zamanlama diyagramlarna birebir olarak uygun yaplmtr. 1- wire
protokol tamamen zamanlama zerine kurulu bir protokoldr.
Cihaz hatta baland zaman pull up direnci ile hat devaml yukar 5
volt seviyesine ekilmektedir. lemci ile hat belirli sreler ile aa
ekilir ve iletiim balatlr, cihaz adreslenir. Hatta cevap verecek
bir cihaz bulunuyorsa bu sefer cihaz hatt aa belirli aralklarla
ekerek gerekli cevaplar gnderir. Burada dikkat edilmesi gereken en
nemli nokta ilem basamaklarn srasna gre yapmak ve zaman
kriterlerine mutlaka uymaktr. Btn iletiim iaretleri mutlaka
gsterildii ekilde bir reset pulse ile balar ve hemen ardndan
cihazlardan gelen bir presence pulse (nc darbe) ile devam eder.
Yani balangta hat resetlenir ve daha sonra eer hazr olan bir cihaz
varsa o da presence pulse gnderir. Eer hatta birden fazla cihaz
varsa btn cihazlar srayla bu sinyali gnderirler. Reset pulse iin
minimum olarak hat 480 mikrosaniye dkte tutulmal hat serbest
brakldktan sonra ise 60 mikro saniye bekleyip bu sefer cihazdan 60-
240 mikrosaniye arasnda srecek olan presence pulse beklenmelidir.
lemin zamanlama diyagram ekil 6.7de yer almaktadr.
ekil 6.7 Reset ve presence darbeleri [13]
master hatt aa ekiyor.
sensr hatt aa ekiyor.
diren pullup
-
30
lk adm doru ekilde tanmlandktan sonra iletiim iin gereken
verilerin doru bir ekilde gnderilmesi salanmaya allmtr. Bunun iin
btn iletiim bitler halinde dnlmelidir. 0 gndermek iin hat de
ekilmeli ve 60 mikro saniye o halde tutulmal daha sonra serbest
braklmaldr. Bir sonraki bir iin en az 1 mikro saniye hat serbest
braklmaldr. 1 yazmak iinse hat de ekildikten sonra 15 mikro saniye
den fazla olmadan beklenmelidir. Hattn serbest braklma ilemi
FPGAden hatta Z deeri gnderilerek gerekletirilmektedir.
Okuma iin de tamamen zamana dayal rutinler tanmlanmaldr.
Dikkatlice bakarsak ekil 6.8de siyah kaln hatlar master tarafndan
ak gri hatlar ise slave tarafndan oluturulur. Okuma yaparken de hat
master tarafndan de ekilir ve en az 1 mikro saniye bekleyip hattan
veri okunur. Veri 15 mikro saniye iinde okunmaldr. Eer bu anda hat
0 ise slaveden yani sensrden FPGAe 0 verisi gderilmitir. Okunan
veri 1 ise 1 verisi gnderilmitir.
ekil 6.8 Yazma-okuma zamanlama diyagram [13]
master hatt aa ekiyor.
sensr hatt aa ekiyor.
diren pullup
ekil 6.9da scaklk kontrol devresinin tasarmn gsteren ayrntl blok
diyagram yer almaktadr. Saat blc devre ile DS18B20 sensr arabirim
modlnn ihtiyac olan 1 mhzlik saat iareti oluturulur. DS18B20
arabirim modl sensrden ald bilgileri 15 bitlik dijital scaklk deeri
olarak karakter oluturma devresine gnderir. Burada look-up table
oluturularak FPGAe gelen scaklk deeri karakter_ROM devresi
kullanlarak VGA ile monitr zerine yazdrlr.
-
31
ekil 6.10da DS18B20 sensr devresinin simlasyon sonucu
verilmektedir. Simlasyonda sistemin haberlemesini
salayan wireout olarak isimlendirilen hat iareti kontrol
edilmitir.
ekil 6.10 DS18B20 sensr devresi simlasyonu
Scaklk kontrol devresinin tasarm tamamlandktan sonra
scaklk-zaman grafii uygulamasnn gerekletirilmesi iin yntemler
gelitirilmitir.
Scaklk-zaman grafiinin izilmesi iin ekrann yatay dzlemi zaman,
dey dzlemi ise scaklk deerleri iin ayrlmtr. lk olarak scaklk
deiiminin hangi aralklarda ekran zerine aktarlaca belirlenmi ve her
bir zaman aralnda alnan scaklk deeri 1 piksele atanmtr. Sonu olarak
belirli zaman aralklarnda alnan scaklk deeri dey dzlemde o deere
atanm sray bularak ilgili zaman dilimi iin iki eksenin kesitii o
piksel deerine atama yaplr.
Bu sistemin tasarmnn gerekletirilebilmesi iin her bir zaman
diliminde gelen scaklk deerinin FPGA ierisinde bulunan yazmalara
kaydedilmesi gerekmektedir. FPGAin ierisinde bulunan yazmalarn
kullanm yerine karakter oluturma uygulamasnda kullanlan karakter
ROM tasarm bu uygulama iin de gerekletirilmitir. ROM ierisine her
bir scaklk deeri iin atama yaplacak satr bilgisi yazlmtr ve zaman
dilimi deitike ROM ierii grnt oluturma devresi tarafndan
okunmaktadr.
ekil 6.11de sistemin blok diyagram verilmektedir.
Hat serbest durumda FPGAden hatta Z
deeri gnderilir.
-
32
ekil 6.11 Scaklk-zaman grafii uygulamas blok diyagram
DS18B20 scaklk kontrol devresiyle sensrden bilgiler alnarak VGA
grnt oluturma devresine gnderilir. Bu devre scaklk zaman grafiini
ekran zerinde izdirme ilemini grafik_ROM devresiyle birlikte
gerekletirir. Ekran zerinde bir taraftan scaklk zaman grafii
izilirken ekrann bir blmnde anlk scaklk deeri karakter_ROM devresi
yardmyla izlenebilmektedir.
Tasarm gerekletirilen scaklk-zaman grafii ekran zerinde yatay
dzlemde 110 birim piksel alan kapsamaktadr; yani bir scaklk zaman
grafii izimi gerekletirilirken sensrden toplam 110 rnek alnarak
grafik oluturulur. Klavye arabirimi ile kontrol edilen ise bu 110
birim rnein hangi zaman aralklarnda VGA ile ekran zerine
aktarlacadr. Klavye kontrol sistemi ile de hangi zaman aralklarnda
sensrden rnek deerlerin alnaca ve buna bal olarak scaklk zaman
grafiinin izdirilme sresi kontrol edilmitir. Kullanc klavye
zerinden A, B, C, D tularndan birine bastnda Tablo 6.2de gsterilen
zaman aralklarnda grafik izdirilir. Buna bal olarak sistem duyarll
da klavye ile kontrol edilebilmektedir.
Tablo 6.2 Scaklk-zaman grafii izdirme sreleri ve duyarllk
hesab
Klavye Tuu Alnan toplam rnek izdirme Sresi Duyarllk
A 100 67 sn 0,609 sn
B 110 150 sn 1,366 sn
C 110 300 sn 2,727 sn
D 110 600 sn 5,455 sn
-
33
rnek deerlerin alnaca zaman aralk deerleri saat blc devre ksmnda
anlatlan yntemle hesaplanmtr.
Saat blc devrenin tasarmnda 30 bitlik bir sayc kullanlmtr. Saat
iaretinin ykselen kenarnda sayc deeri bir arttrlm ve saat iaretleri
elde edilmitir.
50 Mhz/(225) = 1,49 Hz A tuuna basldnda saat blc devre ile
oluturulan yeni saat iaretinin frekans
50 Mhz/(226)=0.745 Hz B tuuna basldnda saat blc devre ile
oluturulan yeni saat iaretinin frekans
50 Mhz/(227)=0.372 Hz C tuuna basldnda saat blc devre ile
oluturulan yeni saat iaretinin frekans
50 Mhz/(228)=0.186 Hz D tuuna basldnda saat blc devre ile
oluturulan yeni saat iaretinin frekans
ekil 6.12de bir sistemin souma erisinin gerekletirilen sistem
ile izimi gsterilmektedir.
ekil 6.12 Bir sistemin souma erisinin gerekletirilen sistem ile
izimi
Bu grafik sistemlerin belirli bir zaman aralnda sistemlerin
souma ya da snma erilerinin izdirilmesinde kullanlabilir.
Grafik kullanlrken lm yapmak istenilen sistemin scaklk deiim
duyarllna bal olarak grafik sresinin hesaplanmas nerilir; aksi
takdirde grafiiniz tam doru ekilde izilmeyebilir.
6.2. Basit Votmetre Devresi Tasarm
Projenin bu ksm iin Spartan 3E zerinde uygulama kart zerinde
bulunan ADC ve LCD sistemleri incelenmi ve bu iki sistem FPGA
ierisinde oluturulan 8-bit mikrodenetleyicili sistem ile
birletirilmitir. Picoblaze olarak adlandrlan bu sistem Xilinx
firmasnn FPGAlerine zgdr.
6.2.1. Spartan 3E Uygulama Kart zerinde Bulunan ADC Yaps
Spartan 3E uygulama kart zerinde analog-saysal dnm salayan yap
lineer teknoloji ile alan 2 kanall LTC1407A-1 ADC ve 1 kanall
LTC6912-1 kuvvetlendiriciden olumaktadr. Uygulama kart zerindeki
sistemin blok diyagram ekil 6.13de yer almaktadr.
-
34
ekil 6.13 Spartan 3E ADC fonksiyonel blok diyagram [14]
Analog-saysal dnm devresi giriten ald gerilim deerlerini 14
bitlik saysal deere dntrr. Saysal deer;
D[13:0]=Kazanx(Vgiri-1.65V)/(1.25V)x8192 eitlii ile
hesaplanmakatdr.
Kazan kuvvetlendirici devresinin kazanc (kullanc tarafndan
belirlenebilir.)
Vgiri analog-saysal devrenin giri gerilimi
8192 ADC bit znrl =214
LTC1407A-1 ADCn alma aral -1.25V ile +1.25V arasndadr. Kazancn
-1 olarak seildii durum iin uygulama kartnn analog giriine
verilecek maksimum analog giri gerilim aral 0.4V ile 2.9V arasnda
olmaktadr. Bu kstl alma aral uygulama kart zerinde gerekletirilen
sistemlerin en byk dezavantajlarndan birini oluturmaktadr. Tablo
6.3de kuvvetlendirici kazan deerine bal olarak analog-saysal dnm
devresinin giriine verilebilecek gerilim deerlerinin maksimum ve
minimum deerleri verilmitir.
-
35
Tablo 6.3 Kuvvetlendirici programlanabilir kazan ayarlar
Kazan Maksimum Giri Gerilimi Minimum Giri Gerilimi
0
-1 2,9 0,4
-2 2,275 1,025
-5 1,9 1,4
-10 1,775 1,525
-20 1,5875 1,7125
-50 1,625 1,675
-100 1,6375 1,6625
ekil 6.14de analog-saysal dnmn grafik gsterimi yer
almaktadr.
ekil 6.14 Uygulama kart zerinde analog-saysal evrim grafii
ekil 6.15de kart zerinde gerekletirilen evrimlerin aamalarn
gsteren 2 rnek yer almaktadr. lk rnekte sisteme referans
geriliminden kk bir gerilim deeri verilmi ve kuvvetlendirici kazanc
-1 olarak alnarak sistemin almas incelenmitir. kinci rnekte ise
sisteme referans geriliminden byk bir gerilim deeri verilmi ve
kuvvetlendirici kazanc -2 olarak alnarak sistem altrlmtr.
ekil 6.15 Uygulama kart zerinde analog-saysal dnm rnekleri
Uygulama kart zerinde bulunan ADC ve kuvvetlendirici
birimlerinin FPGA ile haberlemesinde SPI protokol kullanlmaktadr.
Serial Peripheral Interface olarak tanmlanan bu protokol
sistemlerin birbirleri ile senkron ve seri
Vgiri=1.2V
Kazan=-1
Vref=1.65V
Vref=1.65V
Vgiri=1.8V
Kazan=-2
Vgiri-Vref=-0.45V
Vgiri-Vref=0.15V
(Vgiri-Vref)xKazan=0.45V
(Vgiri-Vref)xKazan=-0.30V
0B285 hex
F852 hex
-
36
olarak haberlemelerini salar. Sistemler master (efendi)/slave
(kle) modda alr. Uygulama kart zerinde FPGA master (efendi),
kuvvetlendirici ve ADC ise slave (kle) durumunda almaktadr.
Tablo 6.4de kuvvetlendirici biriminin FPGA ile SPI zerinden
haberlemesi srasnda kullanlan iaretler ve kullanm amalar yer
almaktadr.
Tablo 6.4 Kuvvetlendirici SPI iaretleri
aret Yn Tanm
SPI_MOSI FPGA KUVV. 8 bit programlanabilir gerilim kazanc
deeri
AMP_CS FPGA KUVV. Kuvvetlendircinin almasn aktif eden iaret
SPI_SCK FPGA KUVV. Saat iareti
AMP_SHDN FPGA KUVV. Reset iareti
ekil 6.16da SPI ara yznn kuvvetlendirici sistemiyle kullanm
gsterilmitir. 8 bitlik kuvvetlendirici kazan deerinin ilk 4 biti
ADCnin B kanal iin son 4 biti ise A kanalnn kazan ifadesi iin
ayrlmtr. B3 olarak ifade edilen bit ilk olarak gnderilir.
ekil 6.16 Kuvvetlendirici sistemi SPI ara yz
ekil 6.17de ise kuvvetlendirici sistemi iin SPI zamanlama
diyagramlar verilmitir. ekilde grlen AMP_DOUT iareti tasarmlar
yaplan sistemlerde kullanlmamtr; bu nedenle dikkate alnmamtr. Birok
sistem gerekletirilirken bu iaretin dikkate alnmamas uygulama
kartnn kullanm klavuzunda nerilmitir.
Tasarm zamanlama diyagramna uygun olarak gerekletirilmitir.
ekil 6.17 Kuvvetlendirici sistemin FPGA ile SPI zerinden
haberlemesi [14]
Tablo 6.5de ADC biriminin FPGA ile SPI zerinden haberlemesi
srasnda kullanlan iaretler ve kullanm amalar yer almaktadr.
-
37
Tablo 6.5 ADC SPI iaretleri
aret Yn Tanm
SPI_SCK FPGA ADC Saat iareti
AD_CONV FPGA ADC Reset iareti
SPI_MISO FPGA ADC 14 bit saysal deeri FPGAe gnderen iaret
ekil 6.18de SPI ara yznn ADC sistemiyle kullanm
gsterilmitir.
ekil 6.18 ADC sistemi SPI ara yz
ekil 6.19 Analog-saysal dnm devresinin FPGA ile haberlemesi
-
38
Son olarak uygulama kart zerindeki dnm devresi kullanlrken
dikkat edilmesi gereken nokta kart zerinde SPI protokoln kullanan
dier sistemlerin devre d braklmas gerekliliidir. Bu sistemler devre
d braklmaz ise sisteminiz doru bir ekilde almayabilir.
6.2.2. Spartan 3E Uygulama Kart zerinde Bulunan Karakter LCD
Spartan 3E kit zerinde 2 satr 16 karakter LCD bulunmaktadr. ekil
6.20de grld gibi FPGA LCDyi 8 bit ya da 4 bit ile kontrol
edebilmektedir. 8 bit ile kontrol gerekletirildiinde FPGA ile LCD
arasndaki iletiim iki ynl olmaktadr. Bylelikle FPGA hem LCDye veri
aktarm yapabilir hem de LCDden veri alm gerekletirebilir.
Gerekletirilen analog gerilim lm devresi uygulamasnda LCD 4 bit ile
kontrol edilmektedir.
LCD 50 Mhz sistem saat iaretiyle almaktadr.
ekil 6.20 FPGA- LCD balants
LCD_E LCD ekrann kullanlacan belirten seim ucu
LCD_RS 0 olduunda komut yazmac, 1 olduunda ise veri okuma/yazma
kontrol olarak kullanlr.
LCD_RW 0 olduunda okuma, 1 olduunda yazma ilemi
gerekletirilir.
LCDye karakter yazma ileminin gerekletirilebilmesi iin LCD
ekrana yazlacak verinin hangi konumda bulunaca belirlenmelidir.
Konum bilgisi DDRAM ierisine kaydedilir. LCD ekrana yazdrlacak
karakter says 80dir. Bu durumda her bir satra 40 karakter
yazdrlabilmektedir.
ekil 6.21de 4 bit LCD kontrol sisteminin zamanlama diyagram
gsterilmektedir.
4
bit
8
bit
-
39
ekil 6.21 4 bit LCD kontrol [15]
6.2.3. Basit Voltmetre Devresinin Picoblaze le
Birletirilmesi
Sistemin Picoblaze ile gerekletirilmesiyle uygulama kart zerinde
bulunan FPGAin yalnzca 200 lojik hcre birimi kullanlmtr. Picoblaze
ile tasarlanan sistemler FPGA zerinde olduka az yer kaplar ve
kompleks uygulamalarn birlikte gelitirilmesine olanak salar. Bu
nedenle ADC ve LCD devresi, picoblaze ile tasarlanarak scaklk zaman
grafii sistemi ile birletirilmitir.
Xilinx Xc3S500E FPGA zerinde tasarlanan mikrodenetleyici
zellikleri;
8 bit data data genilii
Tama ve sfr bayra ile birlikte 8 bit ALU
16 adet 8 bit yazma
64 byte veri hafza alan
18-bit komut genilii
10 bit komut adresi
256 giri, 256 k portu
Her bir komut 2 saat darbesinde gerekletirilir.
Kesme ilemi 5 saat darbesinde gerekletirilir.
ekil 6.22de FPGA zerinde gerekletirilen picoblaze sistemin
tasarm bloklar yer almaktadr.
-
40
ekil 6.22 Picoblaze tasarm bloklar
KCPSM3 blou picoblaze ilemci bloudur. Instruction ROM ise komut
setinin yer ald bloktur.
Picoblaze ilemci blou giri ve k deikenleri;
Clk: sistem saat iareti
Reset: reset iareti
Address: komut blounun adres deeridir.
nstruction: ROM ierisinden alnan 18 bitlik komut deeri
Port_id: giri ya da k portunun adresi
n_port: giri ara birimlerinden alnan data
Read_strobe: giri iaretinin sistem tarafndan okunmasn salayan
iaret
Out_port: k ara birimlerine gnderilen data
Write_strobe: k iaretinin sistem tarafndan gnderilmesini salayan
iaret
nterrupt: ilemci kesme iareti
nterrupt_ack: kesme isteini bildirir.
Analog-Saysal devrenin tasarmnn LCD ile birlikte
gerekletirilebilmesi iin Picoblaze sistem blou ierisinde bulunan
instruction_ROM ierisindeki komut seti ADC devresinin SPI ara yzne
gre dzenlenmitir. ekil 6.23de gerekletirilen picoblaze sistemin
blok diyagram verilmektedir.
-
41
ekil 6.23 Basit voltmetre devresinin picoblaze ile tasarm
Sw1, sw2, sw3 ve sw4 uygulama kart zerinde bulunan kaydrmal
anahtarlar temsil etmektedir. Btn1, Btn2, Btn3, Btn4 ise yine
uygulama kart zerinde bulunan butonlar kontrol etmektedir. Uygulama
kart zerindeki butonlar kullanlarak kuvvetlendirici kazanc
deitirilebilmektedir.
ekil 6.24 ADC sistemi simlasyonu
Program altrldnda LCD Ekran zerinden kuvvetlendirici kazanc,
giri gerilimi, ADCnin giriine gelen gerilim deeri ve kta elde
edilen saysal deer onaltlk say formatnda takip edilebilir.
Sistemin almasna ait LCD grnts farkl kuvvetlendirici kazanlar
iin ekil 6.25de gsterilmektedir.
-
42
ekil 6.25 Basit voltmetre devresi LCD gsterimi
Scaklk zaman grafii uygulamas ve basit voltmetre devresi tasarm
tamamlandktan sonra bu iki sistem birletirilmitir. Tamamlanan
sistemin blok diyagram ekil 6.26da verilmektedir.
ekil 6.26 Tm sistemin blok diyagram
-
43
ekil 6.27 Sistem giri k pinleri
ekil 6.28 Sistem hiyerarisi
-
44
Tablo 6.6 Birletirilmi sistemin FPGA kullanm oranlar
Lojik Birim Hazr olarak bulunan Kullanlan Kullanma Oran
Yazma 9312 1171 %12
Look-up table 9312 2836 %30
Slices 4656 2021 %43
Giri-k pinleri 232 36 %15
RAMB16s 3 20 %20
MUX 8 24 %33
DCM 1 4 %25
Sistem zellikleri;
Tasarm Xilinx Spartan3E uygulama kart ve ek olarak DS18B20
scaklk sensr kullanlarak gerekletirilmitir ve
50 Mhz saat iaretiyle almaktadr.
Scaklk-zaman grafii VGA ile monitr ekrannda izdirilmektedir. 110
birim rnek alnarak oluturulur ve grafik
0C ile 96 C arasnda izim yapar.
Grafik klavye kontrolldr. izdirme sresi klavye arabirimine bal
olarak kullanc tarafndan deitirilebilir.
Klavyenin hangi tuu kullanlarak srelerin belirlenecei bilgisi
sistem altrldnda monitr zerinden
edinilmektedir. Bylece kullanc herhangi bir dkmana ihtiya
duymadan sistemi kullanabilir.
Uygulamann salkl olarak kullanlabilmesi iin grafii izdirilecek
sistemin scaklk deiim duyarllnn
nceden kontrol edilmesi nerilir.
Scaklk-zaman grafii VGA monitr zerinde izdirilirken sistem ayn
zamanda analog-saysal dnm devresine
gelen gerilim deerlerini de LCD ekrana aktarmaktadr. rnek bir
uygulama olmas asndan analog-saysal
dnm devresinin giriine bir gne paneli balanm ve gne panelinden
elde edilen gerilim deerleri LCD ekran
zerinden takip edilmitir. Kullanc istedii herhangi bir birimin
gerilim deerini bu sistemi kullanarak lebilir.
Analog-saysal dnm devresinin alma aral 0,4V ile 2,9V arasndadr.
Bu kstl alma aral sistemimizin
dezavantajdr.
-
45
7. SOULAR
Bu almada gerekletirilen sistem, iki ana ksmdan olumaktadr. lk
olarak temel grnt oluum bloklar
tasarlanarak VGA ile FPGA zerinde gerekletirilecek ileri
uygulamalarn tasarmnda kaynak olarak
kullanlabilecek bir sistem oluturulmutur. kinci olarak ise bu
bloklar kullanlarak scaklk-zaman grafii ve VGA
kontroll sisteme ek olarak gerilim deerini len devre
tasarlamtr.
Temel bloklar MS visual kullanlarak bilgisayar zerinden kontrol
edilebilmektedir. Kullanc incelemek istedii
programa MS visual ile hazrlanan ara yz zerinden seerek
kolaylkla ulaabilir.
Scaklk-zaman grafii ise temel bloklarn tasarmnda olduu gibi
kullanc kontroll olarak hazrlanmtr.
Kullanc, grafiinin duyarlln ve sresini klavye arabirimi ile
kontrol edebilir.
Projede gerekletirilmesi planlanan gne paneli kontrol sistemi
uygulama kart zerinde bulunan analog-saysal
devrenin ok kstl bir alma aral bulunduundan dolay
tasarlanamamtr. Monitr zerinde konum bilgisine
gre gne panelinden elde edilen gcn grafik olarak gsteriminin
nasl olaca bir scaklk-zaman grafii ile
gsterilmeye allmtr. Bu nedenle scaklk-zaman grafiine ek olarak
sabit durumda bulunan gerilim deerlerini
len bir devre tasarlanmtr.
-
46
KAYAKLAR
[1] Elektrotekno, (2009), FPGA zerinde tetris uygulamas,
http://www.elektrotekno.com/about51298.html.
[2] Wikimedia Foundation, Inc, (2010), FPGA,
http://tr.wikipedia.org/wiki/FPGA.
[3] Xilinx Corporation, (2009), Spartan 3E FPGA Family
Datasheet,
www.xilinx.com/support/documentation/data_sheets/ds312.pdf.
[4] Wikimedia Foundation, Inc, (2010), Video Graphics Array,
http://en.wikipedia.org/wiki/Video_Graphics_Array.
[5] Wikimedia Foundation, Inc, (2010), CRT Monitr,
http://tr.wikipedia.org/wiki/Bilgisayar_monit%C3%B6r%C3%BC.
[6] Ickes, Nathan, (2004) "VGA Video", Introduction to Digital
Systems, http://web.mit.edu/6.111/www/s2004/NEWKIT/vga.shtml.
[7] Xilinx LTD., (2008), Spartan 3E FPGA Starter Kit Board User
Guide, VGA Display Port,
www.xilinx.com/support/documentation/boards_and.../ug230.pdf.
[8] Chu, P., (2008), FPGA Prototyping by VHDL Examples, JOHN
WILEY & SONS, INC. PUBLICATION, Canada.
[9] Springerlink, (2007), Rapid Prototyping of digital systems,
VGA Video Signal Generation,
http://www.springerlink.com/content/g0t2kv4883128124/.
[10] Xilinx LTD., (2008), Spartan 3E FPGA Starter Kit Board User
Guide, PS2 Mouse/Keyboard Port,
www.xilinx.com/support/documentation/boards_and.../ug230.pdf.
[11] Chapman, K., (2003), UART transmitter and receiver macros,
Xilinx LTD.
[12] Grdal, O., (2000), Alglayclar ve Dntrcler, Nobel Yayn
Datm.
[13] Maxim Dallas Semiconducter Corporation, (2008), DS18B20
Programmable Resolution, 1-Wire Digital Thermometer,
datasheets.maxim-ic.com/en/ds/DS18B20.pdf. [14] Chapman, K.,
(2006), Amplifier and A/D Converter Control for Spartan-3E Starter
Kit, Xilinx LTD. [15] Aye Mu, K., (2009), Design a single channel
voltmeter using FPGA, Final Year Project, Sm University.
-
47
EK 1 SSTEM UYGULAMA GELTRME KARTI ZERDE GEREKLEMES
-
48
-
49
EK 2 ISE PROJECT AVGATOR GEEL GRM
-
50
ZGEM
Ad-Soyad: Melike ATAY
Doum Tarihi: 28.07.1988
Doum Yeri: stanbul
Orta renim: Nianta Nuri Akn Yabanc Dil Arlkl Lisesi
Staj Yaplan Yerler: Global-Bilgi IVR Ynetimi
Aselsan A.. SST Test Mhendislii
letiim Bilgileri:
GSM: 0(535) 4730625
e-mail: [email protected]