DISEÑO DE UN ADC SAR DE 14 BITS PARA APLICACIONES ... · Electrooculograma (EOG) 50-3500 V DC-50 Hz Campo dipolar del ojo Electrorretinograma (ERG) 0-900 V DC-50 Hz Retina del ojo

DISEÑO DE UN ADC SAR DE 14 BITS PARA APLICACIONES BIOMÉDICAS ROBUSTO A

VARIACIONES DE PROCESO Y TEMPERATURA Por

Lic. Gisela De la Fuente Cortes

Proyecto de tesis que será sometida como requisito parcial para obtener el grado de

MAESTRO EN CIENCIAS EN LA ESPECIALIDAD DE ELECTRÓNICA

en el

Instituto Nacional de Astrofísica,

Óptica y Electrónica (INAOE).

Diciembre de 2014 Santa María Tonantzintla, Puebla

Dirigida por:

Dr. Guillermo Espinosa Flores-Verdad Investigador Títular

Departamento de Electrónica

INAOE

© INAOE 2014

El autor otorga al INAOE el permiso de reproducir y distribuir copias de esta tesis en su totalidad o en partes

mencionando la fuente.

Diseño de un ADC SAR de 14 bits paraaplicaciones biomédicas robusto a

variaciones de proceso y temperatura

RESUMEN

La problemática que se aborda en este trabajo de tesis, consiste en proponer y diseñar unatopoloǵıa a nivel transistor de un convertidor analógico/digital de registro de aproximacionessucesivas robusto a variaciones de proceso y temperatura. La propuesta es producto de unanálisis de los bloques que conforman este tipo de convertidores en el que se determinael bloque del cual depende la robustez del convertidor. El convertidor es caracterizado ysometido a variaciones de proceso y temperatura para verificar su funcionamiento.

III

IV RESUMEN

SUMMARY

This thesis proposes a transistor topology for an analog / digital converter of successiveapproximation register robust to process variations and temperature fluctuation. Moreover,the corresponding design methodology is also carefully developed. The proposal is the resultof an exhaustive analysis of the functions performed by each one of the converter buildingblocks; thus, it is possible to determine the block upon which the accuracy depends.The converter is characterized under conditions of process variations and temperaturefluctuations, to verify its performance.

V

VI SUMMARY

AGRADECIMIENTOS

A Dios, por todas sus bendiciones.

A mi hermano Octavio, por su cariño y comprensión. ¡Te quiero mucho hermano!

Al pueblo de México, que mediante la beca otorgada por el CONACyT, ha permitidoque continúe con mi preparación.

Al INAOE, que ha sido mi segundo hogar durante este tiempo.

A mi asesor, el Dr. Guillermo Espinosa Flores-Verdad por su gran apoyo en miformación académica.

A mis sinodales; el Dr. José Alejandro Dı́az Méndez, Esteban Tlelo Cuatle y LuisHernández Mart́ınez, por invertir su tiempo en la revisión de este trabajo de tesis.

A Gabi, por otorgarme su amistad y dejarme conocer su calidad humana.

A Diego, Edel, Érika, Gerardo, Rafa, Ricardo y Sve por compartir conmigo tantosbuenos momentos, espero que todos alcancemos nuestros propósitos.

VII

VIII AGRADECIMIENTOS

Dedicado a mis padres: Maŕıa de Lourdes Cortes y Octavio de la Fuente,ustedes son lo más valioso para mi.

IX

X AGRADECIMIENTOS

ÍNDICE GENERAL

Resumen III

SUMMARY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V

Agradecimientos VII

Prefacio XV

1. Introducción 1

1.1. Caracteŕısticas de las señales biopotenciales . . . . . . . . . . . . . . . . . 2

1.2. Los convertidores Analógico/Digital (ADC) en la adquisición de biopotenciales. 4

1.3. Variaciones de PVT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

1.3.1. Tipo de variables . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

1.3.2. Tipos de variaciones externas . . . . . . . . . . . . . . . . . . . . . 8

1.4. Objetivo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.5. Organización de la tesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 11

2.1. Funcionamiento general . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

XI

XII ÍNDICE GENERAL

2.1.1. Funcionamiento de un ADC SAR . . . . . . . . . . . . . . . . . . . 14

2.1.2. DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.1.3. Registro de Aproximaciones Sucesivas (SAR) . . . . . . . . . . . . 20

2.1.4. Comparador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2.1.5. Estructura ADC SAR Completamente Diferencial . . . . . . . . . . 23

2.2. Caracterización de un ADC . . . . . . . . . . . . . . . . . . . . . . . . . . 24

2.2.1. Parámetros estáticos . . . . . . . . . . . . . . . . . . . . . . . . . 25

2.2.2. Resolución y ruido de cuantización . . . . . . . . . . . . . . . . . . 27

2.2.3. Parámetros dinámicos en frecuencia . . . . . . . . . . . . . . . . . 29

2.2.4. Paramétros dinámicos en tiempo . . . . . . . . . . . . . . . . . . . 30

2.3. Estado del Arte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

2.4. Resumen de caṕıtulo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 37

3.1. Especificaciones del ADC SAR . . . . . . . . . . . . . . . . . . . . . . . . 37

3.2. Diseño de los bloques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

3.2.1. Diseño del DAC de 14 bits y registro de aproximaciones sucesivas . 41

3.2.2. Interruptores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

3.2.3. Comparador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

3.3. Caracterización del ADC SAR de 14 bits . . . . . . . . . . . . . . . . . . . 54

3.4. Respuesta del ADC SAR bajo variaciones de proceso y temperatura . . . . 59

3.5. Resumen de caṕıtulo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

4. ADC SAR de 14 bits robusto a variaciones de proceso y temperatura 61

4.1. Comparador: Propuesta 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

4.2. Comparador: Propuesta 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

4.3. Comparación de resultados . . . . . . . . . . . . . . . . . . . . . . . . . . 79

4.4. Resumen de caṕıtulo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

ÍNDICE GENERAL XIII

5. Conclusiones 83

5.1. Trabajo a futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Lista de figuras 87

Lista de tablas 91

Bibliograf́ıa 96

XIV ÍNDICE GENERAL

PREFACIO

Para la mayoŕıa de los sistemas de adquisición de señales, el convertidor analógico/digital

representa el eslabón más débil del sistema. Ésto no es la excepción en sistemas de adqui-

sición de señales biomédicas. Por su resolución y velocidad de conversión, el convertidor

analógico/digital de registro de aproximaciones sucesivas ha sido el pilar de la adquisición

de estas señales por muchos años.

Actualmente en la literatura se pueden encontrar un gran número de publicaciones sobre

este tipo de convertidores, los cuales reportan resoluciones de hasta 16 bits. Sin embargo,

alcanzar una resolución de este valor resulta por demás imposible sin técnicas de compen-

sación extremadamente complejas, puesto que las resoluciones reportadas son comparables

a las alcanzadas por los convertidores (Σ∆). Por otra parte, en estas publicaciones no se

toman en cuenta las variaciones de proceso de fabricación, voltaje y temperatura (PVT).

En el diseño de circuitos integrados (CI), es imprescindible que el funcionamiento de un

bloque analógico sea robusto a las variaciones de PVT. En este trabajo de tesis se presenta

una propuesta a nivel transistor de un convertidor analógico/digital de registro de aproxima-

ciones sucesivas que posee una resolución de 14 bits y que además es robusto a variaciones

XV

XVI Prefacio

de proceso y temperatura.

CAṔITULO 1

INTRODUCCIÓN

Durante muchos siglos, el diagnóstico médico ha sido evaluado por medio de la ex-

ploración f́ısica del cuerpo humano. En un principio, las exploraciones se llevaban a cabo

mediante los sentidos humanos, sin embargo la incapacidad de detectar y describir ciertos

hechos hizo evidente las deficiencias de este tipo de evaluación. Por otro lado, la aparición

de la electrónica dio lugar al uso de métodos gráficos provenientes de sistemas electrónicos,

los cuales permitieron apreciar detalles finos que antes pudieron pasar desapercibidos y aśı,

aprovecharlos en beneficio de la salud.

De esta manera, la aparición de una serie de aparatos electrónicos en los años 50’s y 60’s

marcaron la extensión de la electromedicina. La electromedicina es una rama de la electróni-

ca que estudia y analiza el cuidado de la salud mediante el punto de vista tecnológico.

La medicina moderna hace uso de dicha rama para facilitar el monitoreo y seguimiento de

infinidad de procesos médicos. Desfibriladores y marcapasos son instrumentos electrónicos

indicados en diferentes tratamientos; los electrobistuŕıs y los láseres permiten ciruǵıas con

menores riesgos, por otra parte los tomógrafos, electrocardiógrafos y ultrasonidos entregan

1

2 1.1. Caracteŕısticas de las señales biopotenciales

datos más que importantes para detectar diferentes anomaĺıas en el cuerpo humano.

El monitoreo de las señales que el cuerpo humano proporciona, permite la evaluación

de distintos parámetros fisiológicos. Dichas señales independientemente del tipo que sean

(mecánicas, sonoras u otras) pueden transformarse a señales eléctricas para ser procesadas.

Por otro lado, existen señales que por su naturaleza ya son señales eléctricas y son conocidas

como biopotenciales o señales biomédicas [1].

1.1. Caracteŕısticas de las señales biopotenciales

Como se mencionó, un biopotencial es una señal eléctrica emitida por el cuerpo humano.

Esta señal se genera por la actividad electroqúımica en las células que conforman el tejido

nervioso, muscular o glandular. Eléctricamente, estas células presentan un potencial de re-

poso y cuando son estimuladas, generan un potencial de acción. Este potencial se propaga

a través de los tejidos circundantes y aśı, las señales biopotenciales pueden ser detectadas

en la superficie del cuerpo (figura 1.1) [2].

Figura 1.1: Detección de señales biopotenciales en la superficie del cuerpo.

Caṕıtulo1. Introducción 3

Los factores más importantes que caracterizan los biopotenciales desde el punto de vista

de la electrónica son los rangos de amplitud y frecuencia, los cuales son valores aproximados

que vaŕıan en función del método de adquisición. La tabla 1.1 presenta las caracteŕısticas

en amplitud y frecuencia de algunas de las señales biopotenciales más usadas en el campo

de la medicina. De acuerdo con la tabla anterior, en comparación con otras señales, los

Tabla 1.1: Señales biopotenciales de mayor uso en la medicina [3]

Examen Rango Rango Fuente

(Biopotencial) (Amplitud) (Frecuencia)

Electrocardiograma (ECG) 0.5-4 mV 0.01 - 250 Hz Corazón

Electromiograma (EMG) 0.1-5 mV DC-10 kHz Músculo

Electroencefalograma (EEG) 5-300 µV DC-150 Hz Cerebro

Electrooculograma (EOG) 50-3500 µV DC-50 Hz Campo dipolar del ojo

Electrorretinograma (ERG) 0-900 µV DC-50 Hz Retina del ojo

Electrogastrogama (EGG) 10 µV - 1 mV DC-1 Hz Estómago

Electroneurograma (ENG) 0.01-3 mV DC-1 kHz Actividad nerviosa

biopotenciales son muy vulnerables al ruido debido a sus bajos niveles de voltaje que van de

0 a 5 mV . Asimismo, sus componentes en frecuencia suelen encontrarse en el rango de DC

a 10 kHz.

Por otra parte, la captura de las señales biomédicas representa un gran reto debido a

las múltiples interferencias y al ruido que las afecta. Sin embargo, en la actualidad se han

desarrollado diversas técnicas de acondicionamiento que permiten el registro de estas señales

atenuando al máximo el efecto del ruido [3].

4 1.2. Los convertidores Analógico/Digital (ADC) en la adquisición de biopotenciales.

1.2. Los convertidores Analógico/Digital (ADC)

en la adquisición de biopotenciales.

Una vez que se tiene capturada la señal biopotencial, puede ser procesada analógica

o digitalmente. En los últimos años, se han desarrollado múltiples mejoras entorno al

instrumental médico. Una de estas mejoras está relacionada con el procesamiento que sufre

la señal. Actualmente es mucho más fácil procesar los datos en el dominio digital en vez del

dominio analógico [4]. Ésto y la creciente demanda por aparatos de adquisición de datos

portables, hacen indispensable el uso de convertidores Analógico-Digital de alta resolución

y velocidad de conversión media (2 a 5 MHz).

OSC

-

+

Seleccionar

Ancho de banda (BW)

Seleccionar Ganancia

0 1 0 0 1 1 0 1 0

Dout

Filtro Pasa-Banda

VGA & Buffer

SAR

ADC

Transmisor

Figura 1.2: Diagrama a bloques de la adquisición de una señal Biopotencial

La figura 1.2 muestra un diagrama a bloques t́ıpico de la adquisición de una señal bio-

potencial. En un principio la entrada analógica proveniente de un sensor es filtrada. Una vez

que se ha filtrado, la señal de salida se amplifica, se muestrea y se digitaliza mediante un

convertidor A/D. Finalmente el código digital es enviado a un microprocesador o compu-

tadora mediante el transmisor [5].

Caṕıtulo1. Introducción 5

Los convertidores A/D mayormente utilizados en aplicaciones biomédicas son los conver-

tidores Analógico-Digital de Registro Aproximaciones Sucesivas (ADC SAR), porque cuen-

tan con una estructura simple que mantiene un compromiso entre eficiencia (resolución) y

enerǵıa (razón de conversión) [2]. Entre las opciones de convertidores A/D existentes, el

ADC SAR presenta caracteŕısticas que lo hacen el ideal para aplicaciones biomédicas.

La gráfica de la figura 1.3 permite diferenciar las resoluciones con respecto a la razón de

conversión o muestras por segundo (samples per second) que las arquitecturas de ADC´s

existentes pueden alcanzar.

Convertidores ΣΔ

(Sobremuestreo)

SAR Aproximaciones

Sucesivas

Pipeline

Razón de conversión (MPS) 10 100 1k 10k 100k 1M 10M 100M

Reso

lució

n (Bi

ts)

24

20

16

12

8

Figura 1.3: Arquitecturas de convertidores A/D (resolución vs SPS)

Como se observa en la figura 1.3 y de acuerdo con la tabla 1.2 la principal desventaja que

presenta un ADC SAR recae en el valor máximo de la razón de conversión, sin embargo en

el campo biomédico esto no representa ningún problema debido al bajo rango de frecuencias

6 1.2. Los convertidores Analógico/Digital (ADC) en la adquisición de biopotenciales.

de los biopotenciales, que es menor a 10 kHz. Por otra parte, el ADC SAR puede ser

implementado en cualquier tecnoloǵıa CMOS (por sus siglas en inglés complementary

metal-oxide-semiconductor) a pesar de la reducción del canal, debido a dos razones

principales: La primera tiene que ver con los circuitos digitales contenidos en el ADC SAR, ya

que éstos se vuelven más rápidos en tecnoloǵıas nanométricas y la segunda es la arquitectura

del ADC SAR que utiliza un amplificador de bajo perfil. Es decir, el ADC SAR no requiere

de un amplificador de alta ganancia y gran ancho de banda para garantizar la linealidad [6].

Tabla 1.2: Ventajas y Desventajas de los ADC´s [1]

Arquitectura Ventajas Desventajas

,Alta Resolución /Latencia de cicloSigma-Delta (Σ∆) ,Alta estabilidad /Baja velocidad

,Baja potencia,Bajo costo

,Latencia de ciclo cero /El número máximo,Baja latencia en tiempo de muestreo

ADC SAR ,Alta Precisión es de 2-5 MHz,Bajo consumo de potencia,Implementación sencilla

,Altas velocidades /Baja,Gran Ancho de Banda Resolucion

Pipeline /Retardo en datos/Latencia alta/Mayor potencia

Actualmente en la literatura se pueden encontrar un gran número de publicaciones sobre

convertidores analógico/digital SAR que reportan resoluciones de hasta 16 Bits [7], [8]. Sin

embargo alcanzar una resolución de este valor resulta por demás imposible sin técnicas

de compensación extremadamente complejas, puesto que las resoluciones reportadas son

comparables a las alcanzadas por los convertidores Σ∆ [9]. Por otra parte, no toman en

cuenta las variaciones de Proceso de fabricación, Temperatura y Voltaje (PVT). En el campo

Caṕıtulo1. Introducción 7

de diseño de Circuitos Integrados (CI’s), es imprescindible que el funcionamiento de un

bloque analógico sea robusto a las variaciones de PVT.

1.3. Variaciones de PVT

Las variaciones en la fabricación de CI’s representan un problema costoso. La limitante

de no poder diseñar circuitos robustos a variaciones puede causar demoras en el lanzamiento

del producto y bajar el porcentaje de los circuitos fabricados que cumplen las especificacio-

nes en todas las condiciones (yield) [10].

Los problemas de variación han conducido a pérdidas de productos de más de 100

millones de dólares, por lo que, dado el gran número de productos semiconductores

disponibles, las pérdidas anuales llegan a los miles de millones de dólares. Por otra parte,

los transistores se hacen más pequeños y las tensiones de alimentación tienden a disminuir

provocando que los efectos de variación sean más pronunciados. Esto hace que el diseño

robusto sea esencial en el diseño de CI’s [11].

1.3.1. Tipo de variables

El tipo de variables que afectan el comportamiento de un circuito se dividen en variables

de diseño y variables externas.

H# Variables de diseño: Pueden ser controladas por el diseñador. Entre ellas se

encuentran las topoloǵıas, tamaños de los dispositivos, el enrutamiento y la colocación

(LAY OUT ).

H# Variables externas: Éstas no pueden ser controladas por el diseñador, sin embargo sus

valores se pueden estimar durante el diseño, para predecir su efecto en el rendimiento

del mismo.

8 1.3. Variaciones de PVT

1.3.2. Tipos de variaciones externas

En circuitos integrados las variaciones pueden adoptar muchas formas.

H# Variaciones ambientales: Dentro de dichas variaciones se incluyen la temperatura y

la tensión de alimentación.

H# Variaciones de proceso : Son variaciones introducidas durante la fabricación del

circuito integrado. La causa de estas variaciones tienen que ver con las fluctuaciones

en cada uno de los procesos involucrados en la fabricación de CI’s, como pueden ser:

Variaciones de presión atmosférica, fluctuaciones en el dopado, etc.

Variaciones de proceso

En el caso de las variaciones de proceso el fabricante desarrolla modelos de esquina con

base en la caracterización de su proceso de fabricación, los cuales incluyen los diferentes

casos para transistores tipo N y tipo P. Para cada transistor se fabrican tres modelos: fast

(F), typical (T) y slow (S). Generando una combinación principal de cinco esquinas (figura

1.4).

SLOW

FAST

FAST

NMOS

PMOS

SF

FF

FS SS

TT

SLOW

Figura 1.4: Esquinas de proceso NMOS - PMOS

Caṕıtulo1. Introducción 9

Variaciones de temperatura

Para las variaciones de temperatura, se sabe que el cliente necesita que los dispositivos

puedan operar satisfactoriamente bajo cualquier condición de temperatura. Esto significa

que un circuito integrado debe funcionar con las mismas especificaciones (dentro un rango

de tolerancia) en un rango preestablecido de temperaturas. Pero ésto es dif́ıcil, ya que to-

dos los elementos del circuito, incluso las conexiones, modifican sus propiedades en función

de la temperatura. Generalmente las simulaciones académicas de CI’s se llevan a cabo a

temperatura ambiente, creando condiciones de trabajo falsas. En general, para un diseño

industrial correcto se debe considerar un rango de temperaturas entre -40 y 120 ◦C, siendo

60 ◦C la t́ıpica.

Variaciones de voltaje

Las variaciones de voltaje son otro punto importante en el diseño de CI’s. Debido a

que en la actualidad la mayoŕıa de las aplicaciones son portátiles se debe considerar una

variación de ± 10 % más de la tensión nominal a la cual se diseñó el circuito.

La combinación de las variaciones mencionadas producen 45 esquinas, o condiciones, a

las cuales el circuito diseñado debe cumplir las especificaciones. Este trabajo de tesis enfoca

su atención al diseño de un ADC SAR que posea una alta resolución y que además sea

robusto a variaciones de proceso y temperatura. Para evitar las variaciones de voltaje se

asumirá una fuente de alimentación proveniente de un regulador de voltaje. Por lo tanto,

serán 15 esquinas en las que deberán cumplirse las especificaciones.

10 1.4. Objetivo

1.4. Objetivo

Objetivo general: Diseñar a nivel transistor un convertidor analógico/digital de apro-

ximaciones sucesivas con una resolución de 14 bits para aplicaciones biomédicas lo más

robusto posible a variaciones de proceso y temperatura en la tecnoloǵıa CMOS AMS 0.35

µm.

Metas:

H# Realizar un análisis y comparación entre las caracteŕısticas de los ADC SAR reportadosen el estado del arte.

H# Proponer una topoloǵıa robusta a variaciones de proceso y temperatura para el ADCSAR.

H# Caracterizar el ADC SAR propuesto.

1.5. Organización de la tesis

En el caṕıtulo 2 se describe detalladamente el funcionamiento de un ADC SAR, el tipo

de arquitecturas que existen y su caracterización. Además, se incluye un resumen de las

caracteŕısticas de las arquitecturas reportadas en el estado del arte. Por otro lado, en el

caṕıtulo 3 se presenta el diseño de un ADC SAR de 14 bits para aplicaciones biomédicas y

el impacto que tienen las variaciones de proceso y temperatura sobre él.

La propuesta para resolver la problemática abordada en esta tesis, se presenta en el

caṕıtulo 4. Además se realiza una comparación con las arquitecturas propuestas en la lite-

ratura bajo variaciones de proceso y temperatura. Finalmente en el caṕıtulo 5 se presentan

las conclusiones y el trabajo a futuro.

CAṔITULO 2

EL CONVERTIDOR ANALÓGICO/DIGITAL DE REGISTRO DE

APROXIMACIONES SUCESIVAS

El convertidor Analógico/Digital de registro de aproximaciones sucesivas ha sido el pilar

de la adquisición de datos por muchos años. Estos convertidores normalmente se utilizan

para aplicaciones de mediana a alta resolución con rangos de muestreo por debajo de las 5

Msps (mega muestras por segundo). La resolución del ADC SAR oscila entre 8 y 16 bits.

Además, posee un bajo consumo de enerǵıa [12].

El ADC SAR básicamente implementa un sistema de búsqueda binaria. Por lo tanto,

mientras que la circuiteŕıa interna puede estar funcionando a varios megahertz (MHz),

la frecuencia de muestreo del ADC es una fracción de ese número debido al sistema de

aproximaciones sucesivas. De acuerdo con las clasificaciones, el ADC SAR es un convertidor

serial no-algoŕıtmico [13]. Es decir, la conversión se realiza bit a bit y la salida digital final

se presenta hasta que todos los bits han sido determinados.

11

12 2.1. Funcionamiento general

2.1. Funcionamiento general

Antes de explicar el funcionamiento de un ADC SAR, es necesario revisar la curva de

transferencia que caracteriza las relaciones de entrada y salida en un ADC. Idealmente, un

convertidor A/D codifica un voltaje de entrada analógico en tiempo continuo (Vin) en una

serie de palabras digitales de N bits discretos que satisfacen la relación:

Vin = VFS

N−1∑k=0

bk2k+1

+ � (2.1)

Donde VFS es la máxima escala de voltaje en la entrada, bk representa los bits en la

salida digital y � es el error de cuantización. Esta relación también puede ser descrita en

terminos del bit menos significativo LSB o paso de cuantización ∆:

∆ =VFS2N

= 1LSB (2.2)

como,

Vin = ∆N−1∑k=0

bk2k

+ � (2.3)

La figura 2.1 muestra la curva de transferencia de un ADC de 3 bits ideal. Para cada

rango de voltaje de entrada corresponde un único código digital. Este rango tiene un ancho

de 1 LSB al cual se le llama “ancho de código”. El ancho de código se centra en un punto

denominado “centro de código”. De esta manera el código digital que le corresponderá a

cada voltaje de entrada dependerá del centro de código más cercano.

El error de cuantización � es la diferencia de tensión entre el voltaje de entrada analógica

y el voltaje correspondiente al centro de código. El número finito de bits de salida, incluso

en un convertidor ideal A/D produce un error de cuantización con cada muestra [14].

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 13

0 0.125 0.25 0.375 0.5 0.625 0.75 0.875 1000

001

010

011

100

101

110

111

Curva de Transferencia de un ADC de 3 bits ideal

Bits

Vin/Vref (V)

Centro de código Ancho de

código

Figura 2.1: Curva de transferencia de un ADC ideal de 3 bits

Un convertidor A/D puede clasificarse por su estructura (singleended, pseudo-

diferencial y completamente diferencial) y por la polaridad en la señal entrada (unipolar y

bipolar). Una señal es unipolar, cuando la señal siempre toma la misma polaridad (positiva

o negativa). Por otro lado, las señales bipolares poseen una tensión en modo común y a

partir de ella la polaridad cambia de signo [15]. La figura 2.2 muestra los diferentes tipos

de entradas en un ADC.

IN

VDD

0

VDD

0

IN

VDD

VSS

VCM

VDD

VCM

VSS

VDD

VCM

VSS

VCM

VDD

VCM

VSS

IN+

IN-

IN+

IN- IN-

IN+

ADC

Single Ended

Unipolar

ADC

Pseudo differential

Unipolar

ADC

Fully differential

Unipolar

VDD

0

0

VDD

ADC

Single Ended

Bipolar

ADC

Pseudo differential

Bipolar

ADC

Fully differential

Bipolar

Figura 2.2: Tipos de entradas en un convertidor A/D

14 2.1. Funcionamiento general

2.1.1. Funcionamiento de un ADC SAR

La arquitectura de un ADC SAR trabaja como una balanza (figura 2.3). La señal de

entrada Vin es muestreada y almacenada por el Sample & Hold (S&H) y se compara con

la mitad del voltaje de referencia Vref (el voltaje de referencia es el voltaje máximo de la

señal de entrada). Si la señal de entrada es mayor, entonces el convertidor digital/analógico

(DAC) mantiene el peso de 12Vref en la balanza, de otra manera, el peso se elimina. Para la

siguiente comparación, el DAC añade un nuevo peso de 14Vref y se repite el procedimiento

bit a bit [16].

ADC

COMPARADOR

S&H

DAC

½ Vref

Vin

1/4 Vref

1/8 Vref

1/16 Vref

Figura 2.3: Analoǵıa del funcionamiento de un ADC SAR

El ADC SAR está conformado por un comparador, un DAC y un (S&H). Además,

requiere de un registro que almacene cada uno de los bits de aproximación y un filtro

antialiasing. Este último sirve para limitar el ancho de banda de la señal de entrada. La

figura 2.4 muestra el diagrama a bloques del ADC SAR. Cuando la señal de entrada es

filtrada, está lista para ser discretizada en tiempo por el S&H. A la salida de éste, hay

un punto de suma entre Vin y −VDAC del cual se obtiene un error �. Posteriormente, el

comparador arroja un valor lógico de 1 o 0 dependiendo del valor de �. Este valor se almacena

en el registro, el cual dependiendo de la información recibida, env́ıa señales de control hacia

el DAC. La figura 2.5 muestra la secuencia de decisión de un ADC SAR de 3 bits.

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 15

SAR

DAC

S&H + - ε = Vin - VDAC

fs Salida Digital N Bits

Vin

fclock

Vin

Figura 2.4: Diagrama a bloques de un ADC SAR

100

110

010

111

101

011

111

110

001

101

100

000

001

010

011

1er ciclo 2 do ciclo 3er ciclo

Figura 2.5: Secuencia de decisión de un ADC SAR de 3 bits

A continuación se describe la implementación y funcionamiento de cada uno de los blo-

ques que conforman un ADC SAR.

16 2.1. Funcionamiento general

2.1.2. DAC

Un gran número de arquitecturas que se han desarrollado para los ADC’s SAR están

basadas en la construcción del DAC. Las más populares son el circuito de capacitores

conmutados de redistribución de carga, el circuito con cadena de resistencias y el circuito

capacitor-resistor (h́ıbrido) [17]. Estas estructuras tienen impĺıcita la función de muestreo

y retención (S&H). La estructura de mayor uso es el circuito de redistribución de carga,

la cual para representar señales analógicas dentro del convertidor utiliza la carga en lugar

de la corriente o del voltaje. Para ello se utilizan capacitores, y transistores CMOS como

interruptores. Las figuras 2.6, 2.7, 2.8 y 2.9 presentan un convertidor conceptual de 5 bits

utilizando este tipo de DAC. El sistema completo consta de un comparador, una matriz de

condensadores pesados de manera binaria para obtener un DAC de 5 bits, e interruptores

CMOS.

-

+ COMP

Figura 2.6: Etapa de muestreo

La operación consta de tres etapas: muestreo, retención y conversión. En etapa de

muestreo (figura 2.6), S0 conecta a tierra analógica la placa superior de todos los capacitores.

Al mismo tiempo, S7 conecta la placa inferior de los capacitores al voltaje de entrada Vin

generando una carga proporcional a dicho voltaje en cada condensador. En la etapa de

retención, S0 se abre y las placas inferiores de los capacitores se conmutan a tierra analógica

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 17

produciendo en las placas superiores un voltaje de −Vin (figura 2.7).

-

+ COMP

Figura 2.7: Etapa de retención

En la etapa de conversión (figura 2.8), S7 conmuta a Vref y secuencialmente en cada

golpe de reloj los interruptores de S1 a S6 conmutan a Vref . Por ejemplo, para encontrar el

bit más significativo B4, S1 conecta la placa inferior del capacitor C a Vref . Esto produce que

el potencial Vx sea −Vin + 12Vref . Ahora, si se cumple Vin > Vref , la diferencia será menor

que 0 y la salida del comparador será 1 lógico, entonces B4 = 1 y S1 mantendrá la conexión

a Vref , de lo contrario B4 = 0 y S1 retornará a tierra analógica.

-

+ COMP

Figura 2.8: Etapa de conversión

18 2.1. Funcionamiento general

Para determinar el siguiente bit (B3), S2 conecta a12C a Vref y se repite el proceso

descrito anteriormente. Los bits restantes se encuentran de la misma forma. La figura 2.9

muestra las posiciones finales, obteniendo la salida digital 01001. Al final de la conversión

Vx = 0.

-

+ COMP

0 1 1 0 0

Figura 2.9: Resultado de la conversión

La figura 2.10 muestra el voltaje Vx del DAC en cada ciclo de conversión. El voltaje

de referencia Vref es de 3.3V y Vin = .933V . En el primer ciclo (muestreo) Vx = 0,

posteriormente en el ciclo de retención el voltaje de entrada aparece en el nodo Vx con

signo negativo Vx = −.930V . Los siguientes 5 ciclos corresponden a la etapa de conversión.

El registro coloca el bit más significativo (MSB) en alto (B4 = 1), produciendo un voltaje

en Vx = −Vin + 12Vref (es decir, Vx = −.933 + 1.65). Como Vx es positivo B4 es puesto

en bajo y se mantiene en ese estado por el resto del periodo de conversión. En el próximo

ciclo de reloj, el bit siguiente es puesto en alto por el SAR (B3 = 1) y la salida del DAC

es equivalente a Vx = −Vin + 14Vref (es decir, Vx = −.933 + .825). En este caso el voltaje

en Vx es negativo y B3 se mantiene en alto. Este proceso continúa para cada bit hasta

completar el proceso de conversión. Una vez que se tiene la salida digital final es posible

tomar una nueva muestra e iniciar un nuevo ciclo de conversión [18].

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 19

1 2 3 4 5 6 7 8 9

x 10−5

−1

−0.8

−0.6

−0.4

−0.2

0

0.2

0.4

0.6

0.8

X: 3.161e−05Y: 0.717

vx

TIME

Salida del DAC Vx

X: 6.087e−06Y: −4.352e−19

X: 1.73e−05Y: −0.933

X: 5.456e−05Y: 0.3045

X: 4.361e−05Y: −0.108

X: 6.761e−05Y: 0.09825

X: 7.729e−05Y: −0.004875

X: 8.868e−05Y: −1.388e−19

Figura 2.10: Voltaje en la salida del DAC Vx

La resolución del convertidor depende principalmente del comparador y el DAC, los

cuales representan la parte analógica del ADC SAR. Con respecto al DAC, existen métodos

de calibración que pretenden garantizar el correcto funcionamiento del mismo aún después

de los problemas que puedan presentarse en la fabricación.

Calibración del DAC

Como se ha visto, un DAC capacitivo basa su estructura en matrices de capacitores pon-

derados, es decir, los valores de los capacitores son múltiplos de potencias de dos: 20 ∗ C,

21 ∗C, 22 ∗C, 23 ∗C... 2N ∗C. Por defectos en el proceso fabricación, los tamaños en los

capacitores de la matriz no serán perfectos y presentarán una variación. A estos defectos

se les conoce como errores de matching. Si los errores de matching son grandes en el

DAC, la función de transferencia quedará alterada. Una forma de reducir dichos errores es

mediante el uso de técnicas adecuadas de LAYOUT, tales como interdigitación o estructuras

de centroide común, no utilizar dimensiones ḿınimas, mantener los dispositivos cercanos,

utilización de dispositivos dummies, etc [19].

En convertidores de alta resolución (a partir de 14 bits), no obstante la aplicación de

20 2.1. Funcionamiento general

técnicas de LAYOUT apropiadas, es inevitable utilizar algún proceso de calibración para

corregir los problemas del DAC derivados de un matching insuficiente. El proceso de cali-

bración consiste en extraer o inyectar carga de cada uno de los capacitores del DAC principal

(DAC de conversión) mediante un DAC de calibración para corregir los errores. La calibración

es comúnmente iniciada por el usuario, sin embargo también puede realizarse automática-

mente en el encendido [20].

2.1.3. Registro de Aproximaciones Sucesivas (SAR)

Para administrar el funcionamiento de cada uno de los bloques del ADC SAR y ejecutar

la secuencia de pasos necesarios para realizar la conversión, se utiliza un bloque digital de

control, el cual es una máquina de estados (figura 2.11).

El bloque de control digital del SAR trabaja bajo el dominio de la señal de reloj Clk,

donde la variable n permite el conteo de los golpes de reloj y aśı se determina el estado

correspondiente. Con base en la señal de salida del comparador Comp se toman decisiones

sobre el valor de cada bit de salida, aśı como el control de los interruptores. La señal DRDY

indica que una conversión está completa y lista para mostrarse. En la implementación, este

bloque comúnmente está compuesto por un arreglo de Latch′s tipo D, tipo JK o SR.

La figura 2.12 muestra un bloque de control lógico digital conformado por un registro

de desplazamiento y una matriz de Latch′s tipo D. La señal Clk entra al registro, donde

la señal START indica el inicio de la conversión. Los datos van entrando y se van despla-

zando hacia la derecha conforme los pulsos de reloj. Las salidas del registro van al sistema

de control de los interruptores y también accionan secuencialmente cada uno de los Latch

tipo D que conforman la matriz, los cuales tienen a la entrada la señal Comp y determinan

el valor del bit correspondiente a ese ciclo. Cuando se tiene el valor de todos los bits, la

señal Samp reinicia el bloque para una nueva conversión.

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 21

Lógica de control SAR

Retención

Muestreo

Conversión BitN-0

Vcm_N-0 = Bajo Vref+_N-0 = Hp Vref-_N-0 = Hn

̅̅ ̅̅ ̅̅ ̅̅ ̅

n = 1

Vcm_N-0 = Bajo Vref+_N-0 = Hp Vref-_N-0 = Hn

Vcm_N-0 = Alto Vref+_N-0 = Bajo Vref-_N-0 = Bajo

n = n+1

n = n

Comp+

n = 0

n = Tcv

n 2

Comp+ = Alto

Comp+ = Bajo

Clk

BitN-0 = 1

BitN-0 = 0

Salida

Digital

DN-D0

Control

Interruptores

Almacenar

Código Digital

DN-D0

̅̅ ̅̅ ̅̅ ̅̅ ̅= Alto

Svcm_N-0 Svref+_N-0 Svref-_N-0

Si

No

Tcv = # de ciclos para una conversión

completa

Figura 2.11: Diagrama de flujo de la lógica digital de control

Control de interruptores

̅ ̅ ̅

…

… …

Figura 2.12: Implementación del registro de aproximaciones sucesivas con Latch′s tipo D

22 2.1. Funcionamiento general

2.1.4. Comparador

Como se sabe el comparador es un circuito que proporciona un voltaje de salida alto

o bajo dependiendo de si la entrada es mayor o menor que un voltaje de referencia. Los

requisitos principales del comparador en un ADC SAR son la velocidad en la toma de decisión,

y la precisión, que se traduce en la ganancia y el voltaje de offset. Una configuración muy

utilizada para los comparadores en los ADC’s SAR consiste en una etapa pre-amplificadora

y un Latch de salida, el cual es esencialmente un multivibrador biestable. Esto se debe a

que el Latch proporciona una señal de salida grande y rápida cuya amplitud y forma de

onda no dependen de la señal de entrada (figura 2.13).

Pre-amplificador

Latch

Figura 2.13: Pre-amplificador y Latch

Cuando no se utiliza un Latch en la salida, los requerimientos de ganancia en el

preamplificador son elevados. Por ejemplo, si el rango de alimentación es de 0 a 5 V y

la salida cambia de −1 mV a 1 mV , entonces la ganancia requerida debeŕıa ser de 68 dB.

Cuando se utiliza un Latch, entonces la ganancia del pre-amplificador sólo debe sobrepasar el

offset del latch. Si se supone un offset de .2 V entonces la ganancia en el pre-amplificador

debeŕıa ser de 200. Este tipo de comparadores son de gran uso en la implementación de los

ADC SAR de altas resoluciones [17].

Por otro lado, el pre-amplificador reduce el ruido de kickback, este ruido se genera por las

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 23

grandes variaciones de voltaje en los nodos de regeneración del Latch que están acoplados

a través de las capacitancias parásitas de los transistores a la entrada del comparador. Esto

produce perturbaciones en la señal de entrada del comparador. El pre-amplificador posee

una alta impedencia de salida que limita el paso del ruido de kickback [17].

2.1.5. Estructura ADC SAR Completamente Diferencial

La principal ventaja de utilizar la distribución de carga en los ADC’s es el bajo consumo

de enerǵıa. Sin embargo, conforme el número de bits aumenta la carga capacitiva de entrada

y el área de los capacitores en el DAC aumentará exponencialmente. Como ésto es poco

práctico, se utilizan estructuras de dos matrices (MSB y LSB) con acoplamiento capacitivo

(charge Scaling DAC Utilizing Split Array) [21]. La figura 2.14 presenta la estructura

de un ADC SAR bipolar de 10 bits, completamente diferencial.

+

-

-

+

SAR

Control

SAR

Control

C 2C 4C 8C 16C

C 2C 4C 8C 16C 8C 16C

8C 16C 2C 4C

2C 4C

C

C

Figura 2.14: ADC SAR 10 bits completamente diferencial

La mayoŕıa de los ADC’s SAR que se utilizan poseen una estructura completamente

24 2.2. Caracterización de un ADC

diferencial para aprovechar las ventajas que dichas estructuras le otorgan a los sistemas,

como la eliminación de las señales de modo común (clockfeedthrough, ruido, etc) y una

mayor dinámica de entrada y salida.

Como se puede observar en la figura 2.14 el ADC’s SAR utiliza, un comparador

completamente diferencial, 2 matrices Split array y un voltaje de referencia positivo y

negativo. El proceso de conversión es similar al single ended con la variación de que en la

etapa de muestreo se realiza una determinación del signo de la señal [17].

2.2. Caracterización de un ADC

La caracterización completa en un circuito es muy importante porque ayuda a identificar

problemas que implican cambios que el diseñador puede ajustar de acuerdo a los resultados

de las mediciones en etapa de simulación. Además, la caracterización verifica los ĺımites

seguros de funcionamiento. Un ADC tiene un gran número de parámetros que necesitan ser

medidos. La salida digital puede ser examinada en tiempo continuo y amplitud continua si

se convierte a forma analógica o también es posible caracterizarla como una señal digital si

se analiza usando técnicas de señales discretas [22].

La frecuencia y la amplitud de la señal de entrada determinan dos tipos de pruebas:

estáticas y dinámicas. En pruebas estáticas, la entrada vaŕıa lentamente y se pueden medir

parámetros como offset, error de ganancia y la no linealidad (desviación de la salida ideal).

En pruebas dinámicas, la entrada vaŕıa sustancialmente de un ciclo de reloj al siguiente,

para conocer la respuesta del circuito a cambios rápidos de las señales, y de esta forma

medir parámetros dinámicos como la relación señal a ruido (signal to noise) y la distorsión

harmónica. Las especificaciones de un ADC se pueden dividir en tres categoŕıas; parámetros

estáticos, parámetros dinámicos en el dominio de la frecuencia y parámetros dinámicos en

el dominio del tiempo [12].

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 25

2.2.1. Parámetros estáticos

Como se ha mencionado, los parámetros estáticos se pueden medir a baja velocidad

o con tensiones constantes. Estas especificaciones incluyen la resolución, error de offset,

error de ganancia, monotonicidad, no linealidad diferencial (DNL), y no linealidad integral

(INL).

H# Resolución: Determina el tamaño del bit menos significativo (LSB) y por lo tanto

determina el rango dinámico, las anchuras de código, y el error de cuantificación.

H# Error de offset: Es la desviación en el comportamiento del convertidor A/D con

respecto a cero. La primera transición de voltaje debeŕıa ser en 1 LSB. Sin embargo,

por causa del offset la transición se desv́ıa (figura 2.15).

H# Error de ganancia: El error de ganancia es la desviación de la pendiente en el

convertidor A/D (figura 2.15).

0 0.125 0.25 0.375 0.5 0.625 0.75 0.875 1000

001

010

011

100

101

110

111

Error de offset y ganancia de un ADC de 3 bits

Bits

Vin/Vref (V)

Curva de transferencia ideal

Figura 2.15: Error de offset(ĺıneas rojas) y error de ganancia (ĺıneas negras)

26 2.2. Caracterización de un ADC

H# No linealidad diferencial (DNL): Es la máxima desviación o diferencia en los anchos

de dos códigos consecutivos con respecto al ancho de 1 LSB (figura 2.16). Se sabe

que todos los anchos de código en el convertidor ideal A/D son de 1 LSB, entonces

el DNL en toda la curva de transferencia seŕıa 0.

H# No linealidad integral (INL): Es la distancia de los centros de código en el ADC

con respecto a la ĺınea ideal (figura 2.16). Si todos los centros de código están en la

ĺınea ideal, el INL es cero en toda la curva.

0 0.125 0.25 0.375 0.5 0.625 0.75 0.875 1000

001

010

011

100

101

110

111

DNL e INL de un ADC de 3 bits

Bits

Vin/Vref (V)

Curva de transferencia ideal

INL+.375 LSB

DNL−.5LSB

DNL+.5LSB

Figura 2.16: DNL e INL

H# Monotonicidad: Es la caracteŕıstica creciente que debe presentar la función de

transferencia del ADC. Es decir, para un incremento ∆ en la entrada analógica

corresponde un incremento en la salida digital (figura 2.17).

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 27

H# Código perdido: Son los códigos digitales faltantes de salida que no se producen

para el voltaje de entrada correspondiente, por lo general se deben a un INL grande

(figura 2.17). En algunos convertidores como los ADC SAR, los códigos que faltan

pueden ser causados por la no-monotonicidad del convertidor D/A interno.

0 0.125 0.25 0.375 0.5 0.625 0.75 0.875 1000

001

010

011

100

101

110

111

Monotonicidad y perdida de código de un ADC de 3 bits

Bits

Vin/Vref (V)

Curva de transferencia ideal

CódigoPerdido

NoMotononicidad

Figura 2.17: Monotonicidad y código perdido

2.2.2. Resolución y ruido de cuantización

El error de cuantización se debe a la resolución finita de un convertidor A/D y limita la

relación señal a ruido. Normalmente en un ADC, la cuantización de la señal de entrada genera

errores que se comportan como ruido. Las señales que se encuentren dentro de ±12LSB con

respecto al centro de código tendrán la misma salida digital. Entonces existirá una diferencia

entre el centro de código y la entrada actual debido a la cuantización. Si se asume que el

error de voltaje es no correlativo y posee una distribución uniforme es posible determinar la

relación señal a ruido (SNR) [23].

28 2.2. Caracterización de un ADC

0 0.125 0.25 0.375 0.5 0.625 0.75 0.875 1000

001

010

011

100

101

110

111

Bits

Vin/Vref (V)

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

−LSB/2

00.000

+LSB/2

Vin/Vref (V)

Figura 2.18: Error de cuantización en un ADC de 3 bits

SNR = 6.02N + 1.76dB (2.4)

El SNR debido al ruido de cuantización se determina por la ecuación 2.4. La tabla 2.1

muestra el SNR ideal que un convertidor de N bits debeŕıa poseer.

Tabla 2.1: SNR ideal debido al ruido de cuantización

Resolución SNR

6 bits 37.9 dB

8 bits 49.9 dB

10 bits 62 dB

12 bits 74 dB

14 bits 86 dB

16 bits 98.1 dB

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 29

2.2.3. Parámetros dinámicos en frecuencia

Los convertidores A/D reales estan expuestos a fuentes de ruido y procesos de distorsión

que degradan el rendimiento del ADC. Estas imperfecciones se cuantifican y reportan a través

del comportamiento dinámico del convertidor. A continuación se describen los parámetros

que comúnmente se reportan.

H# Relación señal a ruido y distorsión (SNDR, SINAD): Es el radio de la amplitud

de la señal con respecto al promedio de los otros componentes de frecuencia. Para

un punto M de la FFT (Fast Fourier Transform) de una señal senoidal, si la

frecuencia fundamental es m y la amplitud Am, el SNDR puede calcularse a partir de

las amplitudes de la FFT.

SNDR =

A2mm−1∑k=1

A2k +

M/2∑k=m+1

A2k

−1 (2.5)

H# Número efectivo de bits (ENOB): Es el SNR expresado en el rango de los bits en

lugar de decibeles (dB) resolviendo la ecuación 2.4 para el número de bits N usando

el parámetro SNR,

ENOB =SNR− 1.76dB

6.02dB/bit(2.6)

H# Distorsión armónica total: Es la razón entre la suma de los primeros 5 componentes

armónicos con respecto a la señal de entrada,

THD = 10log

(V 22 + V

23 + V

24 + V

25 + V

26

V 21

)(2.7)

donde V1 es la amplitud fundamental y Vn es la amplitud de la n harmónica.

30 2.3. Estado del Arte

2.2.4. Paramétros dinámicos en tiempo

H# Tiempo de apertura: Es el tiempo que tarda el convertidor A/D desde que es

activado (flanco de subida del reloj de muestreo) hasta que convierte la tensión de

entrada en el código apropiado.

H# Apertura jitter: Es la variación de muestra en muestra en el retardo de apertura. El

promedio del error de voltaje causado por la apertura de jitter decrementa el SNR y

es un factor limitante en el rendimiento de un ADC.

H# Respuesta transitoria: Es el tiempo de establecimiento de un ADC para la máxima

precisión (dentro de ±1LSB) después de un escalón de 0 a la máxima entrada.

H# Tiempo de recuperación: Es el tiempo de establecimiento del convertidor después

de un paso de voltaje que sobrepasa el máximo voltaje de entrada (por ejemplo de

1.3Vref a .5Vref ).

2.3. Estado del Arte

Los convertidores de datos están constantemente sujetos a intensas investigaciones de-

bido al crecimiento en el mercado de los sistemas de procesamiento de señales. La tabla 2.2

muestra un resumen de los parámetros reportados en arquitecturas ADC SAR propuestas

para aplicaciones biomédicas en los últimos 5 años. Como se puede observar la mayoŕıa tiene

resoluciones menores a 12 bits (la expresión R a R indica un rango de entrada de Riel a

Riel). Por otro lado, la tabla 2.3 presenta parámetros de propuestas en ADC SAR para otro

tipo de aplicaciones.

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 31

Tab

la2.

2:C

omp

arac

ión

AD

CS

AR

par

aap

licac

ion

esb

iom

édic

as

Parám

etro

[25]

[26]

[27]

[28]

[29]

[30]

[31]

[32]

[33]

[34]

[35]

Tecnoloǵ

ıa0.1

8µm

0.5µm

0.1

8µm

0.35µm

0.2

5µm

0.18µm

65nm

65nm

0.35µm

0.35µm

0.1

8µm

Alim

entació

n1.

8V

1.2V

0.5V

3.3V

0.5V

0.6V

1V

1V

3.3V

5V

0.6V

MP

S(S

/s)

2k

100k

1k

99k

31.2

5k

200k

25k

25k

20k

500k

500k

Reso

lució

n12

1010

12

810

10

10

12

14

11

(bits)

Rang

o(in)

1.7V

.7V

Ra

R–

Ra

R1.1

3V

1V

1V

–R

aR

–

EN

OB

109.

498.5

211.0

57.2

9.3

48

811.9

12

9.4

5

DN

L1.

5/-1

.57/

+.5

5+

.98/-.

62

1.5

/-.

9.7

/-.

75

-.34/.3

8-1

/6

-1/6

<+

.7±

1.5

–

INL

3/-3

.46/

+.3

5+

.63/-.

82

1.9

/-1

.3.3

/-.

5-.

23/.2

5-4

/5

-4/5

<+

.85

±1.5

–

Potencia

445

122.5

6.8

87.4

11.0

4281

.281

38

–232

nW

µW

nW

µW

nW

µW

nW

mW

µW

µW

FO

M22

016

66.8

49

20

8.0

343.3

43.3

497

–1434

(fJ/C

onv-S

tep

)

32 2.3. Estado del Arte

Tab

la2.3:

Com

paración

AD

CS

AR

para

otrasap

licaciones

Parám

etro

[36]

[37]

[38]

[39]

[40]

[41]

[16]

[42]

[43]

[44]

[45]

Tecnoloǵ

ıa0.13µm

0.14µm

0.35µm

0.6µm

90nm

0.18µm

0.1

8µm

0.13µm

90nm

0.35µm

0.18µm

Alim

entació

n1.2V

1.2V

–5V

1.3V

–5V

1.2V

1V

3.3V

1.8V

MP

S(S/s)

2k

6.25

k1M

250k

5M

768k

1M

2.82M

1M

31.25k

1M

Reso

lució

n10

1214

16

12

10

16

1410

1416

(bits)

Rang

o(in

)1.2V

.7V

–1.1

3V

2V

–R

aR

.282V

1.2V

Ra

RR

aR

EN

OB

8.1611

12.8614.4

610.6

9.8

3–

13.89.16

13.815.4

DN

L-1/

1.2

7.1.4/-1

.7≤

.6<

.8.5

5±

1.5

––

––

INL

-2.84/2.97

+10/-5

1.03≤

.6±

1.6

.77

±1.5

––

––

Potencia

.32

.524.23

3.6

58

10

1.529.98

13044

mW

µW

mW

mW

µW

mW

mW

mW

µW

mW

FO

M95

66569

–52

74

–66

57–

100

(fJ/C

onv-S

tep)

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 33

Como se puede observar en el estado del arte utilizan una figura de mérito FOM (Figure

Of Merit) la cual es una cantidad que caracteriza el rendimiento de un sistema y permite

la comparación de sistemas similares. En convertidores A/D la figura de mérito se describe

por la ecuación 2.8 [18].

FOM =Potencia

fs • 2ENOB[J/conv] (2.8)

Al revisar el estado del arte es posible observar que la mayoŕıa de las propuestas en

ADC’s SAR enfocan su atención en la parte analógica del convertidor, es decir, en el DAC y

el comparador. Sin embargo, la calibración del DAC es el tema que recurrentemente se abor-

da por la mayoŕıa de los ADC SAR propuestos. Además, no se reporta el comportamiento

del convertidor A/D a variaciones de PVT. Por otro lado, la arquitectura del comparador

presentado en la sección 2.1.1, figura 2.13, es la que mayormente se utiliza en los ADC SAR

reportados en las tablas 2.2 y 2.3.

En los ADC SAR reportados, se incluye un sistema de compensación de offset que

se conoce como output offset storage (OOS). Este sistema funciona realizando un corto

circuito en las entradas del pre-amplificador almacenando el offset en los capacitores de la

salida, la figura 2.19 muestra el circuito que se utiliza para dicha cancelación [17].

PA Latch

S3

S’3

PA3

VCM

VCM

C2

C1 +

-

Figura 2.19: Comparador con output offset storage

34 2.3. Estado del Arte

Durante la cancelación del offset los interruptores S0 a S3 son activados, mientras

SN y SP están apagados. La salida en el pre-amplificador es A ∗ Voff , donde A es la ga-

nancia del preamplificador. En esta fase el offset del pre-amplificador se almacena en los

capacitores que se encuentran en la salida. Cuando los interruptores S0 a S3 se apagan, SN

y SP se activan inmediatamente y el comparador detecta el voltaje diferencial analógico y

lo amplifica, el offset almacenado en los capacitores se resta de la señal diferencial y de

esta manera se cancela. Posteriormente la señal sin offset es detectada por el Latch para

otorgar una señal lógica.

Para la aplicación de este tipo de comparadores en un ADC, el número de etapas

pre-amplificadoras que se necesitan dependen del número de bits y el offset del Latch

VoffL. Si A es la ganancia de cada etapa, el número de etapas pre-amplificadoras n deben

seleccionarse de tal manera que se cumpla 2.9.

VoffLAn

<1

2LSB (2.9)

La figura 2.20 muestra un comparador de tres etapas con OOS de un convertidor A/D

SAR propuesto en [45]. La ganancia de los amplificadores debe ser baja para evitar que el

pre-amplificador salga de la región de saturación.

DAC PA1 PA2 Latch

SP

SN

S0

S’0

S2 S1 S3

S’1 S’2 S’3

PA3

VCM VCM VCM VCM

VCM VCM VCM VCM

Figura 2.20: Comparador de tres estapas con output offset storage

Caṕıtulo2. El Convertidor Analógico/Digital de Registro de Aproximaciones Sucesivas 35

Las señales de reloj utilizadas para controlar los interruptores se ilustran en la figura

2.21. Las señales tienen un retardo entre ellas para eliminar el offset debido a la inyección

de carga de los interruptores [46].

Vclk

Tiempo

Figura 2.21: Secuencia de reloj de un comparador de etapas

2.4. Resumen de caṕıtulo

En este caṕıtulo se describió el funcionamiento general de un ADC SAR y los bloques

que lo conforman. Además, se mencionaron los parámetros que suelen ser medidos en

los convertidores A/D, espećıficamente en los ADC SAR. Posteriormente, se muestra un

resumen de las caracteŕısticas de los ADC’s SAR propuestos en el estado del arte. Con

base a dicho resumen, se determinó que la calibración del DAC es el tema recurrente en

las propuestas ADC SAR. Por otra parte, se describió el funcionamiento de la arquitectura

del comparador mayormente utilizado en los ADC SAR reportados en el estado del arte,

36 2.4. Resumen de caṕıtulo

finalmente se concluyó que los convertidores reportados presentan buenas figuras de mérito,

sin embargo, en ninguna se reporta un análisis que involucre las variaciones de PVT.

CAṔITULO 3

DISEÑO DE UN ADC SAR DE 14 BITS PARA APLICACIONES

BIOMÉDICAS

De acuerdo al caṕıtulo 2, se sabe que por su resolución y velocidad los ADC’s SAR son

altamente utilizados en aplicaciones biomédicas. Además es importante mencionar que los

ADC SAR son compatibles con sistemas de adquisición donde se multiplexea el convertidor

[1]. En este caṕıtulo se describen los pasos del diseño de los bloques que conforman el ADC

SAR. Estos bloques son extráıdos del estado del arte sin aplicar ninguna propuesta o técnica

que asegure la robustez a las variaciones de proceso y temperatura.

3.1. Especificaciones del ADC SAR

Como primer paso de diseño es necesario definir, de acuerdo con la aplicación, las

especificaciones del convertidor y las de cada uno de los bloques que lo conforman. Algunas

de las especificaciones de los bloques se determinan directamente de las caracteŕısticas de

37

38 3.1. Especificaciones del ADC SAR

las señales biomédicas que serán procesadas. Las especificaciones de otros componentes,

como los interruptores y el comparador, se determinan macromodelándolas en el ADC SAR.

Para determinar la frecuencia de trabajo del convertidor se emplean las caracteŕısticas

de las señales biomédicas descritas en el caṕıtulo 1. Como se sabe, la frecuencia máxima

de dichas señales es de 10 kHz con una amplitud máxima de 5mV . La resolución del

convertidor a diseñar es de 14 bits (superando las resoluciones propuestas en el estado del

arte para aplicaciones biomédicas). De acuerdo con la tasa Nyquist la relación señal a ruido

se determina por la ecuación 3.1.

SNRNyquist = 6.02 ∗ ENOB + 1.76dB (3.1)

En este diseño, se considera un ENOB = 16bits para sobre-muestrear la señal y de

esta manera acercarnos a los 14 bits deseados.

SNR16 = 6.02(16) + 1.76dB = 98.08 dB (3.2)

Con el valor de SNR16 se determina la razón de sobre-muestreo (Over Sampling

Ratio OSR) a través de 3.3.

SNROS = 6.02 ∗ ENOB − 1.25 + 10 ∗ log(OSR) (3.3)

La resolución de la estructura del convertidor es de 14 bits con un SNROS = 98.08dB,

al despejar el OSR de la ecuación 3.3 se obtiene:

10 ∗ log(OSR) = SNR16 − 6.02 ∗ ENOB + 1.25

10 ∗ log(OSR) = 98.08dB − 6.02(14) + 1.25

10 ∗ log(OSR) = 15.05

OSR = 101.505

OSR = 31.9889 ≈ 32

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 39

Al conocer el OSR es posible determinar la frecuencia de muestreo mediante la ecuación

3.4.

fs = fo ∗ 2 ∗OSR (3.4)

donde fo es la frecuencia de la señal de entrada, en el diseño se considera un valor de

20 kHz para asegurar que la banda máxima de la señales biomédicas se encuentre dentro

del rango de diseño. Entonces, la frecuencia de muestreo es:

fs = 20kHz ∗ 2 ∗ 32 = 1.28 MHz

La tabla 3.1 muestra las especificaciones generales del convertidor.

Tabla 3.1: Especificaciones del ADC SAR

Voltaje de 3.3Valimentación

Tecnoloǵıa 0.35µm

Resolución 14bits

Rango de 3.3Ventrada

Razón de 1.28Mspsmuestreo

LSB 201.4µV

Estructura Fully Differential

Polaridad Bipolar

Una vez que se establecen las especificaciones generales del convertidor se realiza un

macro-modelo del mismo, el cual consiste en la construcción ideal de los bloques que inte-

gran el ADC SAR de 14 bits. El macro-modelo del convertidor permite obtener los ĺımites

de funcionamiento de los bloques y es un auxiliar en todo el proceso de diseño.

40 3.2. Diseño de los bloques

El funcionamiento de bloques como el comparador, el SAR y el control de interruptores

se describe en Verilog-A, mientras que el DAC y los interruptores ideales se montan con

elementos de H − spice. La figura 3.1 muestra la función de transferencia del ADC SAR

obtenida con el macro-modelo.

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 100000000000000

00010000000000

00100000000000

00110000000000

01000000000000

01010000000000

01100000000000

01110000000000

10000000000000

10010000000000

10100000000000

10110000000000

11000000000000

11010000000000

11100000000000

11110000000000

11111111111111Curva de transferencia ideal ADC SAR 14 bits con macromodelos

Vin/Vref (V)

Bits

ADC SAR 14 bits

Recta ideal

0.4998 0.5 0.5002

Bits

Figura 3.1: Función de transferencia obtenida con el macro-modelo del ADC SAR

3.2. Diseño de los bloques

Los bloques que conforman el convertidor se diseñan a partir de las especificaciones

del ADC SAR. A continuación se describen los pasos de diseño, la caracterización y la res-

puesta bajo variaciones de proceso y temperatura en cada bloque. Las esquinas del proceso

consideradas son: TT(Typical NMOS, Typical PMOS), FF(Fast NMOS, Fast PMOS),

SS(Slow NMOS, Slow PMOS), SF(Slow NMOS, Fast PMOS) y FS(Fast NMOS, Slow

PMOS). El rango de temperaturas considerado es: −40◦C, 60◦C y 120◦C.

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 41

3.2.1. Diseño del DAC de 14 bits y registro de aproxima-

ciones sucesivas

El DAC que se utiliza en el convertidor se muestra en la figura 3.2. Como se observa,

se emplea una estructura split array completamente diferencial donde el valor de los

capacitores fue determinado en función del valor ḿınimo de capacitancia que puede ser

fabricado con la tecnoloǵıa elegida y que garantiza buena precisión en el valor nominal. La

capacitancia unitaria utilizada es de 100fF .

-

+

-

+

SAR

SAR

Figura 3.2: Estructura Fully diferential

La estructura del DAC consta de dos matrices separadas por un capacitor Cc de

acoplamiento. La matriz MSB posee un capacitor extra que elimina la discontinuidad en la

curva de transferencia del ADC SAR Diferencial [17]. En la estructura del DAC se observa que

para cada capacitor ponderado existen cuatro interruptores que conectan la placa inferior del

capacitor con los diferentes voltajes (Vref+, Vref−, Vcm, Vin+yVin−). La tabla 3.2 muestra

las magnitudes de las fuentes y elementos en el DAC.

42 3.2. Diseño de los bloques

Tabla 3.2: Capacitancias y voltajes en el DAC

Voltaje de 3.3Ventrada Vpp

Vcm 1.65V

Vref− 0V

Vref+ 3.3V

Cu 100µF

Cc 100µF

Las señales que el DAC entrega al comparador son diferenciales (figura 3.3) y permite

que en la comparación, las señales de modo común sean eliminadas.

96 192 288 384 480 576 672 7680

0.5

1

1.5

2

2.5

3

Salida diferencial del DAC

Sal

ida(

V)

Tiempo (ns)

Vx+Vx−

Figura 3.3: Salida del DAC diferencial con 16 ciclos

El algoritmo del SAR utilizado es una máquina de estados, donde el ADC SAR de 14

bits toma 16 ciclos por cada muestra de la señal para obtener su código digital (conversión).

El primer ciclo se utiliza para el muestreo (estado 1), el segundo para la retención (estado

2) y los 14 restantes se emplean para la conversión de cada bit (D13 − D0). De acuerdo

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 43

con el diagrama de flujo de la figura 3.4 se realiza la detección de los flancos de subida del

reloj principal del ADC SAR (Clk), donde la variable n es el conteo de dichos ciclos.

SAR 14 Bits

Retención

Muestreo

Conversión Bit13-0

Vcm_13-0 = Bajo Vref+_13-0 = Hp Vref-_13-0 = Hn

̅̅ ̅̅ ̅̅ ̅̅ ̅

n = 1

Vcm_13-0 = Bajo Vref+_13-0 = Hp Vref-_13-0 = Hn

Vcm_13-0 = Alto Vref+_13-0 = Bajo Vref-_13-0 = Bajo

n = n+1

n = n

Signo

¿?

Comp+

n = 0

n = 16

n < 16

n = 1

n = 2

n > 2

Comp+ = Alto

Comp+ = Bajo

Clk

Bit13-0 = 1

Bit13-0 = 0

n # de flancos de subida Clk

Salida

Digital

D13-D0

Control

Interruptores

Almacenar

Código Digital

D13-D0

̅̅ ̅̅ ̅̅ ̅̅ ̅= Alto

Svcm_14-0 Svref+_13-0 Svref-_13-0

Si

No

Figura 3.4: Diagrama de flujo del algoritmo del SAR

Después de realizar el incremento de n, el SAR sondea en cada ciclo de reloj el valor

de esta literal. Cuando n es igual a 16 la conversión de una muestra está lista para ser

entregada y en este mismo estado se toma una nueva muestra (retención). En el caso de

que n sea menor a 16, se realiza una nueva consulta para determinar el estado correcto

del SAR. Si n equivale a dos, el estado correspondiente es el de retención, en dicho estado

también se realiza la detección de signo.

44 3.2. Diseño de los bloques

Al salir del estado de retención, nuevamente se realiza un incremento y un sondeo en

n. Para valores mayores a 2, el estado correspondiente es el de conversión y en cada flanco

de reloj se env́ıan las señales de control necesarias para realizar las aproximaciones sucesivas

mediante la activación de los interruptores SV cm(14−0), Svref+(14−0) y Svref−(14−0).

3.2.2. Interruptores

Los interruptores que se diseñan son complementarios o mejor conocidos como

compuerta de transmisión(figura 3.5), con el fin de asegurar que la resistencia de encendido

sea óptima con cualquier voltaje de entrada, además el uso de esta configuración permite

reducir el efecto de clockfeedtrough [19].El dimensionamiento de los transistores que

conforman la compuerta de transmisión está en función de la resistencia de encendido

RON máxima que los interruptores deben presentar, y se determina de acuerdo al tiempo

de establecimiento de carga de los capacitores en el DAC, también se puede determinar

mediante simulaciónes que reproducen el comportamiento del DAC con diferentes valores

de Ron. El valor adecuado, a la frecuencia de operación deseada del ADC (1.28 Mhz), de

RON obtenido es de 15kΩ.

Figura 3.5: Interruptor complementario

Para activar el interruptor, la compuerta del transistor CMOS-N es polarizada con

φ = VDD y la compuerta del transistor CMOS-P a φn = VSS . Para un Vin < .87V el

control de la compuerta del transistor CMOSP no excede su voltaje de umbral, entonces la

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 45

resistencia de encendido sólo depende del transistor CMOS-N (ecuación 3.5),

RON =1

Kn (W/L)n [VDD − Vin − VTh,n](3.5)

Si se utiliza una longitud de canal Ln = .6µm el valor de Wn debe ser,

Wn =Ln

KnRON [VDD−Vin−VTh,n]

Wn =0.6µm

(188.8926µA/V 2)(10kΩ)[3.3V−0V−.87] = 0.123µm

El valor ḿınimo permitido para W es 0.4µm, sin embargo para evitar dimensiones

ḿınimas a Wn se le asigna un valor de 0.6µm. Por otro lado, cuando el voltaje es

Vin > 2.33V la RON solo depende del transistor CMOS-P.

RON =1

Kp (W/L)p [Vin − VTh,p](3.6)

Si se utiliza una longitud de canal Lp = 0.6µm, el valor de Wp debe ser Kn/Kp veces

el valor de Wn:

Wp =Kn

KpWn =

Kn

KpWn(0.6µm) = 1.97µm ≈ 1.8µm (3.7)

Se elige el valor de 1.8µm para Wp respetando el λ de la tecnoloǵıa. En el rango de

valores de la entrada .72 > Vin > 2.33 la resistencia RON depende de ambos transistores,

RON =1

Kn (W/L)n [VDD − Vin − VTh,n] +Kp (W/L)p [Vin − VTh,p](3.8)

La figura 3.6 muestra una gráfica de la resistencia de encendido con respecto a la entra-

da obtenida con las dimensiones calculadas. Como se puede observar la resistencia máxima

presentada es de 7.77kΩ y al realizar un análisis en variaciones de proceso y temperatura

(figura 3.7) se muestra que dichas variaciones en el interruptor no sobrepasan los 15kΩ

limitantes de RON .

46 3.2. Diseño de los bloques

0 0.5 1 1.5 2 2.5 31

2

3

4

5

6

7

8Resistencia de encendido Ron

Ron

(kΩ

)

Entrada (V)

Figura 3.6: Resistencia de encendido RON .

0 0.5 1 1.5 2 2.5 32

4

6

8

10

12

14Ron bajo variaciones de proceso y temperatura

Ron

(kΩ

)

Entrada (V)

Figura 3.7: Variaciones de proceso y temperatura en RON .

Los interruptores complementarios diseñados, se implementan en todo el circuito con

excepción de los interruptores que intervienen en el muestreo de las señales. De acuerdo con

el estado del arte y el macromodelado de los mismos, los interruptores que se encuentran en

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 47

el muestreo de las señal presenta errores significativos en el comportamiento del convertidor,

ésto es consecuencia de la variación de RON que perturba de manera significativa la señal

muestreada, provocando un valor de conversión digital equivocado. Se sabe que RON es

inversamente proporcional al voltaje de compuerta a fuente Vgs en un transistor CMOS

(ecuación 3.9). Al mismo tiempo, el voltaje Vgs de los transistores cambia conforme aumenta

Vin, provocando variaciones en la salida del interruptor que comprometen la fidelidad de la

señal muestreada. Por esta razón, en la implementación con transistores CMOS se utilizan

interruptores de tipo Bootstrapping [33].

RON =1

Kn (W/L) [Vgs − VTh,n](3.9)

La técnica Bootstrapping es utilizada para reducir problemas como la mala conducción

y la variación de RON . La figura 3.8 muestra el esquemático de la operación de este tipo

de interruptor.

Figura 3.8: Operación de un interruptor Bootstrapping

48 3.2. Diseño de los bloques

El interruptor Bootstrapping consiste en un transistor NMOS, al cual se le modifica el

voltaje de compuerta con respecto a la entrada con el fin de mantener un Vgs constante en

el encendido del interruptor. Esto se realiza mediante la conexión de una tensión de offset

constante, entre la compuerta y la fuente del interruptor. Este voltaje se obtiene del capaci-

tor Coff el cual es pre-cargado en el estado de apagado. Dependiendo de la señal de entrada

Vin, el voltaje de offset puede alcanzar voltajes similares a VDD. Como el voltaje en la

compuerta excede la tensión de alimentación, estos interruptores tienen que ser diseñados

cuidadosamente para que no violen las restricciones de confiabilidad de los transistores. La

topoloǵıa del interruptor Bootstrapping utilizada en el convertidor se muestra en la figura

3.9.

SWN

Figura 3.9: Implementación a nivel transistor

El tamaño de los transistores que conforman el interruptor Bootstrapping se elige con

base en la RON máxima obtenida en una simulación con macromodelados de los interrup-

tores, cuidando que se cumplan las especificaciones dadas. El diseño y simulación de estos

interruptores se realiza con una capacitancia de carga obtenida mediante simulación en los

nodos del DAC correspondientes, la cual tiene un valor aproximado de 300fF .

Una vez que se tienen diseñados los interruptores necesarios para el convertidor, se realiza

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 49

una prueba en el sistema completo con un comparador ideal, empleando los interruptores

CMOS diseñados en la estructura del DAC. La función de transferencia obtenida mostró que

el comportamiento del convertidor no se ve afectado de manera significativa, aún bajo el

análisis PT en los interruptores.

3.2.3. Comparador

En el comparador, algunas de las especificaciones como la ganancia, el slew rate y el

tiempo de respuesta, son muy rigurosas por la resolución del convertidor, sin embargo al

utilizar un pre-amplificador seguido de un Latch estas especificaciones se relajan. Primero se

determina la frecuencia de trabajo del comparador, la cual se obtiene a partir de la frecuencia

de muestreo fs del convertidor. El ADC SAR de 14 bits utiliza 16 ciclos para realizar una

conversión. Entonces si la fs = 1.28 MHz y el periodo es Ts = 781.25ns la frecuencia de

trabajo del comparador puede determinarse por:

Tcomp =Ts16 =

781.25ns16 = 48.82ns

fcom =1

TComp= 20.48MHz

El ancho de banda del comparador debe ser mayor a 20.48 MHz. La arquitectura utilizada

en la mayoŕıa de los ADC SAR reportados consta de múltiples etapas en cascada, cada una

con compensación de offset (OOS) y un Latch en la salida. Para determinar el número de

etapas, se necesita el valor del paso de cuantización que es LSB = 201.4µV . Al simular la

etapa del latch se obtiene un offset de VoffL = 73.6mV . Entonces el número de etapas

pre-amplificadoras se determina de la siguiente manera a partir de la ecuación 3.10:

VoffLAn

<1

2∗ LSB (3.10)

An > 250mV100.708µV

An > 2482.42

50 3.2. Diseño de los bloques

Si se considera una ganancia de 15 por cada etapa pre-amplificadora entonces el número

de etapas n deben ser n = 3 ya que (15)3 = 3375 (este es el número con mayor proximidad

a 2482.42). Por otro lado, el slew rate requerido en el pre-amplificador es bajo debido a

la velocidad del Latch en la salida. Si el comparador requiere tres etapas de amplificación,

entonces cada etapa debe incluir su circuito de compensación de offset. Como se ha

mencionado, el comparador no requiere gran linealidad y en la mayoŕıa de los trabajos del

estado del arte se utilizan configuraciones como la mostrada en la figura 3.10. La figura 3.11

DAC PA1 PA2 Latch

SP

SN

S0

S’0

S2 S1 S3

S’1 S’2 S’3

PA3

VCM VCM VCM VCM

VCM VCM VCM VCM

Pre-amplificador

Latch

Figura 3.10: Comparador multietapa

muestra la función de transferencia del pre-amplificador y en la parte inferior la del Latch.

La carga del comprador CL se determinó de acuerdo a una estimación de la impedancia de

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 51

entrada del registro de control.

0 0.5 1 1.5 2 2.5 30

0.5

1

1.5

2

2.5

3

Curva de transferencia del Pre−Amplificador

Entrada (V)

Sal

ida(

V)

out−out+Vin−Vin+

0 0.5 1 1.5 2 2.5 30

0.5

1

1.5

2

2.5

3

Curva de transferencia del Pre−Amp con el Latch

Entrada (V)

Sal

ida(

V)

out−out+Vin−Vin+

Figura 3.11: Curva de transferencia del pre-amplificador y del latch

La tabla 3.3 muestra las caracteŕısticas del comparador multietapa diseñado.

Tabla 3.3: Caracteŕısticas del Comparador

Av 23.5 dB

GBW 250MHz

Respuesta alescalón 25ns

Consumo de 410 µWpotencia

Rango dinámico 3.3mVde Salida

En el diseño, se realizaron diversos ajustes en las dimensiones de los transistores con el

fin de hacer el comparador lo más robusto posible al análisis de esquinas. Las figuras 3.12

y 3.13 muestran las variaciones de proceso y temperatura obtenidas.

52 3.2. Diseño de los bloques

0 0.5 1 1.5 2 2.5 30

0.5

1

1.5

2

2.5

3

Variaciones de proceso y temperatura del pre−amplificador

Sal

ida(

V)

Entrada (V)

Figura 3.12: Curva de transferencia en el pre-ampificador con variaciones de PT

0 0.5 1 1.5 2 2.5 30

0.5

1

1.5

2

2.5

3

Variaciones de proceso y temperatura del pre−amplificador + Latch

Sal

ida(

V)

Entrada (V)

Figura 3.13: Curva de transferencia del Pre-Amp y el Latch dinámico con variaciones dePT

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 53

Como se puede observar las variaciones en el comparador son significativas. En un

proceso TT a 60◦C el comparador no requiere de alta linealidad y el convertidor diseñado

funcionará de manera adecuada. Sin embargo, al conocer el comportamiento del comparador

bajo variaciones, es posible predecir que el convertidor también presentará errores

significativos en su funcionamiento.

0

0.5

1

Señales de Reloj

Vol

ts

Clk

0

2

4

6

Vol

ts

Clk−b

0

0.5

1

Vol

ts

DRDY

0123

Latc

h (S

alid

a)

out+out−

0 100 200 300 400 500 600 700 800 9000123

DA

C(S

alid

a)

Tiempo (ns)

xpxn

Figura 3.14: Comportamiento transitorio del convertidor

La figura 3.14 muestra las señales de reloj que requiere el convertidor ADC SAR de 14

bits. La señal de reloj Clk es la señal principal, en la primera mitad del periodo, se realiza el

54 3.3. Caracterización del ADC SAR de 14 bits

almacenamiento del offset en los capacitores de salida en cada pre-amplificador. Al mismo

tiempo la señal clkb controla el comportamiento dinámico del Latch. En la segunda mitad

de un ciclo de reloj, el offset es restado de la señal de salida en cada pre-amplificador y el

Latch es activado para adquirir un valor lógico de acuerdo a las señales entregadas por el

DAC. La señal DRDY da la indicación de que la salida del DAC está lista para ser mostrada.

3.3. Caracterización del ADC SAR de 14 bits

La figura 3.15 muestra la curva de transferencia del ADC de 14 bits diseñado. La función

de transferencia del convertidor sufre un error de linealidad.

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 100000000000000

00010000000000

00100000000000

00110000000000

01000000000000

01010000000000

01100000000000

01110000000000

10000000000000

10010000000000

10100000000000

10110000000000

11000000000000

11010000000000

11100000000000

11110000000000

11111111111111Curva de transferencia ADC SAR 14 bits

Vin/Vref (V)

Bits

0.4998 0.5 0.5002Vin/Vref (V)

Bits

Figura 3.15: Curva de transferencia del ADC SAR 14

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 55

Para determinar los errores de linealidad (DND e INL) en el convertidor se utiliza el

esquemático mostrado en la figura 3.16.

CLK

Determinar

errores de

linealidad

Memoria ADC SAR Rampa

N

Figura 3.16: Diagrama a bloques para medir errores de linealidad (DNL,INL)

Los pasos para obtener el DNL se enlistan a continuación:

H# Recopilar el total de muestras MT para los códigos del 1 al 2N .

H# Contar el número de ocurrencias (hits) de cada código, h(n)Actual, donde n es el

número de código.

H# Para una rampa el número teórico de ocurrencias es:

h(n)teorico = MT 2N

H# Calcular el DNL para cada código de n=1 a n = 2N :

DNL(n) = h(n)Actualh(n)Teorico

Para obtener el INL basta con sacar la integral del DNL (ecuación 3.11).

INLn =n∑i=0

DNLi (3.11)

Las figuras 3.17 y 3.18 muestran el histograma del DNL y el INL del convertidor cuando

la entrada es una rampa.

56 3.3. Caracterización del ADC SAR de 14 bits

0 2048 4096 6144 8192 10240 12288 14336 16383−0.5

0

0.5

1DNL ADC SAR 14 Bits

LSB

Código (n)

7800 8192 8574

−0.4

−0.2

0

0.2

0.4

0.6

0.8

X= 7835Y= 0.75

LSB

Código (n)

X= 7834Y= −0.25

Figura 3.17: Medición del DNL

2048 4096 6144 8192 10240 12288 14336 16383−0.6

−0.4

−0.2

0

0.2

INL ADC SAR 14 Bits

LSB

Código (n)

8120 8192 8260−0.6

−0.4

−0.2

0

0.2

X= 8157Y= −0.5

LSB

Código (n)

X= 8158Y= 0.25

Figura 3.18: Medición del INL

Caṕıtulo3. Diseño de un ADC SAR de 14 bits para aplicaciones biomédicas 57

Por otro lado, para obtener el ENOB del convertidor se utiliza un diagrama a bloques

como el mostrado en la figura 3.19 para determinar el SNR mediante la densidad espectral

de potencia.

CLK

M-puntos FFT

Memoria ADC SAR

Entrada

analógica

(Seno)

N

DAC

Figura 3.19: Diagrama de bloques para la obtención del SNR

0 100 200 300 400 500 600−100

−90

−80

−70

−60

−50

−40

−30

−20

−10

0

X: 20Y: −1.734

FFT del ADC SAR de 14 Bits

Frequency (kHz)

Den

sida

d E

spec

tral

de

Pot

enci

a (d

B)

Figura 3.20: Medición de la densidad espectral de potencia a 1.28 MS/s y una entrada de20 kHz

58 3.3. Caracterización del ADC SAR de 14 bits

El espectro obtenido se presenta en la figura 3.20 el SNR se obtiene mediante la ecuación

3.12. Una aproximación de la potencia del ruido se obtiene determinando el RMS de todos

los componentes del ruido hasta fs2 .

SNR = PSignal dB − PRuidodB (3.12)

SNR = −1.734dB − (−84.8526dB) = 83.1186 dB

De esta forma es posible determinar el ENOB del convertidor por:

ENOB = 83.1186dB−1.76dB6.02 = 13.5147 bits

La tabla 3.4 presenta las caracteŕısticas generales del ADC SAR de 14 bits.

Tabla 3.4: Caracteŕısticas del ADC SAR

Tecnoloǵıa .35µm

Alimentación 3.3V

SPS(S/s) 1.28 M

Resolución 14 bits

Rango(IN) 3.3 V

ENOB 13.5147 bits

DNL(lsb) +.75/-.25

INL(lsb) +.25/-.5

Polaridad Bipolar

Estructura Diferencial

Caṕıtulo3. Diseño de un A