Counter Sinkron

SYNCHRONOUS (PARALLEL) COUNTERS

SYNCHRONOUS (PARALLEL) COUNTERSByan Bagas P ( 21060113130140)Syarief Ali (21060113130141)Farsa Adhy Saktian (21060113130142) Margilang Bimo (21060113130143)Naufal Qodari (21060113130147) Arie Wibawanto (21060113130148)Luthfi Galih Permana ( 21060113140149)

Synchronous Counters / Counter sinkronPada synchronous counter semua jalur input clock flip flop dihubungkan, sehingga setiap flip-flop mendapatkan pulsa clock secara bersamaan. Dengan konfigurasi menghubungkan semua input clock menjadi satu ini sychronous counter sering disebut dengan parallel counter. Konfigurasi parallel pada syncronous counter ini memberikan keuntungan pada synchronous counter yaitu tidak terjadinya penundaan waktu propagasi (propagation delay).

Cont.Synchronous counter juga memanfaatkan kondisi togle dari sebuah flip flop, pada synchronous conter flip-flop pertama akan selalu togle kemudian flip-flop selanjutnya akan togle pada saat output Q flip-flop sebelumnya berlogika HIGH. Untuk mendapatkan kondisi seperti itu pada synchronous counter ditambahkan gerbang AND untuk membaca logika output flip-flop sebelumnya.

Tabel Kebenaran Synchronous Counters

Gambar Rangkaian

Timing Diagram dan Rangkaian

Dari rangkaian synchronous counter diatas untuk mendapatkan kondisi togle dari logika HIGH pada output flip-flop sebelumnya dipasang AND gate seperti terlihat pada gambar diatas. Dengan pemasangan AND sperti pada gambar diatas maka : Flip-flop pertama akan togle setiap input clock diberikan. Flip-flop kedua akan togle hanya pada saat output flip-flop pertama (Q0) dalam kondisi HIGH. Flip-flop ketiga hanya akan togle apabila output flip-flop pertama (Q0) dan output fli-flop kedua (Q1) dalam kondisi HIGH. Flip-flop keempat hanya akan togle pada saat output flip-flop pertama (Q0), output flip-flop kedua (Q1) dan output fli-flop ketiga (Q2) dalam kondisi HIGH.

Output dari masing-masig flip-flop (Q0, Q1, Q2 dan Q3) menunjukan prose penghitungan (counter) naik dari setiap pemberian pulsa clock pada input rangkaian. Dengan output seperti ini maka rangkaian counter diatas dinamakan sebagai pengitung naik (Synchronous Up Counter). Dari gambar rangkaian dan timing diagram diatas maka dari synchronous counter dapat diambil beberapa kesimpulan sebagai berikut. Disebut sebagai synchronous counter karena semua flip-flop mendapat input secara bersamaan dalam setiap pulsa clock diberikan.

Cont.Setiap output dari masing-masing flip-flop yang digunakan akan memberikan output secara bersamaan pada saat pulsa clock diberikan. Synchronous counter disebut juga sebagai paralel counter karena semua input clock dijadikan satu dan akan memberikan output secara bersamaan dalam setiap pulsa clock. Proses penghitungan secara berurutan terjadi karena penambahan gerbang logika untuk memastikan output flip-flop sebelumya sudah belogika HIGH dahulu.

Synchronous Down Counters

Synchronous Down counter menghitung mundur dari 1111 sampai 0000 (State High ke Low), dan kemudian mereset kembali ke 1111 (pada MOD 16). Hal ini akan terjadi apabila jalur input Up/Down diberikan logika LOW.

Synchronous Up/Down Counters

Rangkaian up/down counter diatas merupakan counter synchronous 4 bit yang disusun dengan JK-FF. Proses hitung naik (count up) akan terjadi apabila jalur input Up/Down diberikan logika HIGH dan akan melakukan hitung mundur (count down) apabila jalur input up/down tersebut diberikan input LOW. Secara sistematis rangkaian up/down counter merupakan gabungan antara up counter dan down counter yang digabungkan dengan sistem switch mengunakan gerbang logika digital NAND (pada umumnya) sebagai selektornya. Secara garis besar sistem penggabungan antara up counter dan down counter dapat digambarkan sebagai berikut.

Timing Diagram dari Synchronous Up/Down Counters

Bagian up counter dari rangkaian up/down counter diatas nampak jelas terpisah setelah jalur input up/down diberikan logika input HIGH. Sehingga terlihat jelas susunan synchronous up counter 4 bit pada rangkaian up/down counter diatas. Kemudian bagian down counter juga terlihat jelas terpisah setelah input up/down diberikan input logika LOW. dengan kondisi ini susunan synchronous down counter terlihat jelas seperti terlihat pada gambar diatas.

Bagian Up dari Up/Down

Up counter menghitung dari 0000 sampai 1111 (Low to High), dan kemudian meresetnya kembali ke 0000 (pada MOD 16). Hal ini akan terjadi apabila jalur input Up/Down diberikan logika HIGH.

Bagian Down dar Up/Down

Sama halnya dengan penjelasan synchronous down counter diatas, Synchronous Down counter menghitung mundur dari 1111 sampai 0000 (High to Low), dan kemudian mereset kembali ke 1111 (pada MOD 16). Hal ini akan terjadi apabila jalur input Up/Down diberikan logika LOW.

Keunggulan Synchronous CountersDengan synchronous counters kita dapat menghindari delay propagasi karena input - input clock dari seluruh Flip-Flop berada pada sumber clock yang sama.Penyacah sinkron responnya serempak dengan datangnya pulsa clock, sehingga cocok untuk dioperasikan dalam kecepatan tinggi atau frekuensi tinggi

Masih Keunggulan Synchronous CountersKecepatan aplikasinya lebih cepat dibandingkan dengan Asynchronous counter.States berubah secara simultan(spontan)Total delay(penundaan) : FFtpd+ANDgate tpd

NAMUN... Synchronous counters yaitu dia hanya disumberkan oleh sinyal clock, jadi saat tidak ada sinyal clock, flip flop menjadi non aktif.

SEKIAN TERIMAKASIH