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1G.V. Persiano – Elettronica
Circuiti logici digitali CMOS
Tecnologie di circuiti integrati digitali e famiglie logiche circuitali
• CMOS preferibili ai Bipolari per :
– Minore dissipazione di potenza maggiore integrazione adatta per VLSI
– Alta impedenza di ingresso MOS conservazione dati per memorie e circuiti logici
– Rapida evoluzione tecnologica ridotte geometrie dei MOS elevata integrazione
Tecnologia
Famiglie logiche
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2G.V. Persiano – Elettronica
Caratterizzazione dei circuiti logici
Le famiglie logiche sono caratterizzate dai seguenti parametri:
Robustezza ≡ capacità di essere immune al rumore Margini di rumore NMH e NML
Prestazioni ≡ rapidità di risposta in commutazione Tempo di propagazione tp= ½ (tpLH+tpHL)
Consumo energia Applicazioni portatili:cellulari, PDA, ecc. Potenza dissipata PD = fCV2DD
Efficacia di una logica Compromesso perdite-velocità Prodotto ritardo-consumo DP=PD tp
Area di silicio per porta Minore area utilizzata Minor costo, maggiore integrazione su chip
Fan-in Numero di ingressi di una porta logica
Fan-out Max numero di uscite di una porta logica senza degradare NMH, NML, tp
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3G.V. Persiano – Elettronica
Stili di progettazione dei sistemi digitali VLSI
• Custom circuiti progettati specificatamente solo se produzione > 105 pezzi
• Semicustom insiemi già definiti di gate-array l’utente progetta solo le connessioni
• FPGA circuiti e connessioni già fabbricati l’utente sceglie solo porte e connessioni
Astrazioni di progetto e software di progettazione
Layout editorSingole Geometrie Layout
SPICETransistorCircuito
HDL Porte NAND, NOR, ecc.Logica
VHDL, VerilogALU, Registri, ecc.Modulo
System CIdea del progettoSistema
Esempi software CADElemento baseLivello di astrazione
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4G.V. Persiano – Elettronica
Circuiti per porte logiche CMOS
Circuiti combinatori ≡ in ogni istante di tempo, l'uscita dipende esclusivamente dalla combinazione (funzione logica) degli ingressi in quel istante
Generica porta CMOS a 3 ingressi
• PDN formata da NMOS, PUN formata da PMOS
• Quando PDN accesa (spenta), PUN spenta (accesa)
• Reti PDN e PUN non indipendenti (logica ridondante)
• Ciascun ingresso (A,B,C) pilota un NMOS ed un PMOS
• Ingresso alto (basso) acceso NMOS (PMOS) pilotato
• MOS di PUN e PDN su rami in serie o parallelo tra loro
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5G.V. Persiano – Elettronica
Parallelo di 2 NMOS pilotati da A e B funzione NOR (OR-NOT)
Esempi di reti di pull-down
Serie di 2 NMOS pilotati da A e B funzione NAND (AND-NOT)
Serie di 2 NMOS (B e C) in parallelo a NMOS (A) funzione A-O-I
A-O-I ≡ AND-OR-INVERT
BAYBAY +=⇔+=
BAYBAY ⋅=⇔⋅=
CBAYCBAY ⋅+=⇔⋅+=
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6G.V. Persiano – Elettronica
Parallelo di 2 PMOS pilotati da A e B funzione NAND (AND-NOT)
Esempi di reti di pull-up
Serie di 2 PMOS pilotati da A e B funzione NOR (OR-NOT)
Serie di 2 PMOS (B e C) in parallelo a PMOS (A) funzione O-A-I
O-A-I ≡ OR-AND-INVERT
BABAY ⋅=+=
BABAY +=⋅=
( )CBACBAY +⋅=⋅+=
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7G.V. Persiano – Elettronica
Simboli circuitali alternativi (più leggeri) per NMOS e PMOS
Simbolo usuale Simbolo alternativo
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8G.V. Persiano – Elettronica
Porta NOR a 2 ingressi
Porta NOR ≡ serie dei 2 PMOS + parallelo dei 2 NMOS
Porta NAND a 2 ingressi
Reti duali (o complementari)
Porta NAND ≡ parallelo dei 2 PMOS + serie dei 2 NMOS
Reti duali (o complementari)
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9G.V. Persiano – Elettronica
Porta logica complessa
( ) ( ) DCBAYDCBAY ⋅+=⇔⋅+=
( )DCBAY ⋅+=
Rete di pull-down (PDN)
Rete di pull-up (PUN)
( ) ( )DCBACDBACDBADCBAY +⋅+=⋅+=++=⋅+=
Ridondanza logica Reti PDN e PUN duali
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10G.V. Persiano – Elettronica
Porta OR-esclusiva a 2 ingressi (XOR)
( ) ( )=+⋅+=⋅⋅⋅=⋅+⋅= BABABABABABAY
Rete di pull-down (PDN) dualità con PUN oppure
Rete di pull-up (PUN) BABAY ⋅+⋅=
ABBABBABBAAA +=+++=
=0
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11G.V. Persiano – Elettronica
Dimensionamento dei MOS nella PDN e nella PUN
• QN e QP “matched” in invertitore CMOS caratteristiche statiche e dinamiche simmetriche
• Analogamente, vediamo come progettare reti di PUN e PDN per mantenere simmetria
• Indichiamo con n (p) il rapporto W/L di NMOS QN (PMOS QP) dell’invertitore “matched”
Serie di j MOS con (W/L)1, (W/L)2, ….(W/L)j ≡ 1 solo MOS con quale (W/L)eq ?
( ) ( ) ( ) ( ) ⇒=+++=+++= costantecostante...costantecostante....21
21eqj
DSjDSDSserie W/LW/LW/LW/LrrrR
( )( ) ( ) ( ) j
eq
W/LW/LW/L
W/L 1...111
21
+++=
Parallelo di j MOS con (W/L)1, (W/L)2, ….(W/L)j ≡ 1 solo MOS con quale (W/L)eq ?
( ) ( ) ( ) ( ) jeq W/LW/LW/LW/L +++= ...21
Esempio: j=2, (W/L)1=(W/L)2,=4 MOS in serie (W/L)eq =2, MOS in parallelo (W/L)eq =8
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12G.V. Persiano – Elettronica
Dimensionamento porta NOR a 4 ingressi (worst-case)
Worst-case ≡ un solo NMOS acceso quando PDN è attiva
Rete PDN ogni NMOS ha W/L =n
Rete PUN attiva solo se i 4 PMOS accesi se (W/L)eq =p, ogni PMOS ha W/L =4p
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13G.V. Persiano – Elettronica
Dimensionamento porta NAND a 4 ingressi (worst-case)
Worst-case ≡ un solo PMOS acceso quando PUN è attiva
Rete PUN ogni PMOS ha W/L =p
Rete PDN attiva solo se i 4 NMOS accesi se (W/L)eq =n, ogni NMOS ha W/L =4n
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14G.V. Persiano – Elettronica
Circuiti logici pseudo-NMOS
Effetto di fan-in e fan-out su tp in CMOS complementare
Fan-in M elevato (>4) occorrono 2M MOS area eccessiva, aumenta capacità C
Fan-out N elevato aumenta capacità C di carico di un fattore pari a N*2CG , con GGcapacità di gate del singolo MOS
Logica pseudo-NMOS
Logica pseudo-NMOS Funzione logica data solo da PUN QP è carico attivo per QN
• Proprietà della logica pseudo-NMOS sono :
– QP lavora con gate a massa VSG =VDD (no effetto body)
– Se fan-in pari ad M (M+1) MOS minor area e capacità C
– QP sempre on Consumo di potenza statico non nullo
– Logica a rapporto escursione logica < VDD e dinamica con tpHL≠ tpLH
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15G.V. Persiano – Elettronica
Schema dell’invertitore logico (con alimentatore VDD)
Ingresso basso (vI = 0) QN off, QP on (triodo) Uscita alta (vO ≈ VDD)
Ingresso alto (vI =VDD) QN on, QP on (saturazione) Uscita bassa (vO =VOL ≠0V)
Invertitore logico pseudo-NMOS
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16G.V. Persiano – Elettronica
Comportamento statico con ingresso basso (vI = 0)
Schema circuitale Analisi grafica dell’ingresso basso Circuito equivalente
• Nel punto di lavoro A QP in regione di triodo, QN off, vicino regione di saturazione
• QP in triodo ( ) SDpDSP
SDptpDDp
'pDp v
r vVV
LWki 1 =−⎟
⎠⎞
⎜⎝⎛≅
( ) CMOS)in (come1 VVL
Wkr tpDDp
'pDSP
⎥⎥⎦
⎤
⎢⎢⎣
⎡−⎟
⎠⎞
⎜⎝⎛≅
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17G.V. Persiano – Elettronica
Comportamento statico con ingresso alto (vI ≈ VDD )
Schema circuitale Analisi grafica dell’ingresso alto Circuito equivalente
• Nel punto di lavoro E QN in regione di triodo , QP in regione di saturazione
• QN in triodo ( ) DSnDSN
DSntnGSnn
'nDn v
r vVv
LWki 1
=−⎟⎠⎞
⎜⎝⎛≅ ( ) VV
LWkr tnDD
n
'nDSN ⎥
⎦
⎤⎢⎣
⎡−⎟
⎠⎞
⎜⎝⎛≅ 1
• QP in saturazione ( ) SDpDSP
tpDDp
'pDp v
rVV
LWki 1
2=−⎟
⎠⎞
⎜⎝⎛≅ ∞→'
DSPr
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18G.V. Persiano – Elettronica
Caratteristica di trasferimento (VTC) dell’invertitore pseudo-NMOS
Triodo
Triodo
Saturazione
Interdetto
QN
IV
III
II
I
Regione
vO ≤ VtSaturazioneDE
Vt ≤ vO <vI -VtTriodoCD
vO ≥ vI -VtTriodoBC
vI < VtTriodoAB
CondizioneQPTratto VTC
Regione I (tratto AB)
DDOHO VVv ==
Regione II (tratto BC)
⎪⎩
⎪⎨
⎧
−=∂∂
=
==
1 ,
,
I
OILI
DPDNpn
vvVv
iirkk
⇓
)1( +−
+=rr
VVVV tDDtIL
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19G.V. Persiano – Elettronica
Calcolo della soglia logica Vth vI = vO 1+−
+=r
VVVV tDDtth
Regione III (tratto CD)
Segmento corto di scarso interesse Punto D caratterizzato da vO = Vt
Regione IV (tratto DE)
⇒−=∂∂
=== 1 e con calcolato ,Con I
OIHIDPDNpn v
vVviirkk ( )tDDtIH VVr
VV −+=32
⇒=== con in ,Con DDIDPDNpn Vviirkk ( ) ⎥⎦
⎤⎢⎣
⎡−−−=
rVVV tDDOL
111
Corrente statica con vO =VOL
Margini di rumore ( )⎥⎥⎦
⎤
⎢⎢⎣
⎡
+−−−−−=
)1(1111rrr
VVVNM DDtL ( ) ⎟⎠
⎞⎜⎝
⎛ −−−=r
VVVNM DDtH 321
( )221
tDDpstat VVkI −=
Valori statici dipendenti da r=kn/kp (logica a rapporto)
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20G.V. Persiano – Elettronica
Funzionamento dinamico
VOL VOH come in CMOS iDp carica C con iDp =cost. e Vt ≈ 0.2VDD si haDDp
pLH VkCt 7.1
=
VOH VOL scarica C tramite iDn - iDp con i=cost. e Vt ≈ 0.2VDD si haDDn
pHL
Vr
k
Ct⎟⎠⎞
⎜⎝⎛ −
≅46.01
7.1
Se r >>0.46 DDn
pHL VkCt 7.1
≅ ⇒=⇒= Poiché pHLpLHpn rttrkk pHLpLH tt >
Considerazioni sul progetto di un inverter pseudo-NMOS
• Valore di r (di solito 4 ≤ r ≥ 10) è compromesso tra comportamento statico e dinamico
• Se r cresce (decresce) VOL decresce (cresce), tpLH si allontana (avvicina) da tpHL
• Con r alto basso valore di Istat e della potenza statica dissipata
Valori dinamici dipendenti da r=kn/kp
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21G.V. Persiano – Elettronica
Porte NOR e NAND in pseudo-NMOS
NOR a 4 ingressi NAND a 4 ingressi
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22G.V. Persiano – Elettronica
Circuiti logici a pass-transistor
Logica a pass-transistor Funzione logica data da NMOS usati come interruttori controllati
Funzione logica Y=ABC Funzione logica Y=A(B+C)
Interruttore con NMOS Interruttore con porta di trasmissione CMOS
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23G.V. Persiano – Elettronica
Requisito essenziale nella progettazione di una rete a pass-transistor
Ogni nodo del circuito deve sempre avere un percorso a bassa resistenza verso VDD o massa
Progetto errato Progetto corretto
Caso con B=0 (S1 aperto) Y in condizioni di alta impedenza Quando B=0 Y connesso da S2 a massa
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24G.V. Persiano – Elettronica
Trasferimento di un livello “1” con interruttore NMOS
Segnale in ingresso Segnale in uscitaInterruttore chiuso
NMOS Q opera in saturazione ( )221
tODDnD VvVki −−= debole)("1" max tDDO VVv −=
Livello logico alto degradato anche da effetto body [ ] vVV fOftt φφγ 220 −++=
Basso valore di VOH crea problemi a stadio successivo CMOS QP potrebbe non essere off
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25G.V. Persiano – Elettronica
Trasferimento di un livello “0” con interruttore NMOS
Segnale in ingresso Segnale in uscitaInterruttore chiuso
NMOS Q opera con VGS =VDD prima saturazione, poi triodo forte)("0" 0min VvO =
Tempi di propagazione dell’interruttore NMOS
mediaD
DDpLH i
VCt1
2=
mediaD
DDpHL i
VCt2
2=(iD1 media con Q in saturazione) (iD2 media con Q in saturazione e triodo)
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26G.V. Persiano – Elettronica
• Caratteristiche del level restorer sono :
– Circuito con reazione vO1 ”1” ”0” QR on vO1 va da VDD –Vt a VDD
– vA =vO1=VDD nessun passaggio di corrente continua tra QR e Q1 Pstatica=0
– Accurato dimensionamento di QR se rQR<< rQ1 , vO1 ”0”
– Corrente aggiuntiva di QR in carica e scarica su vO2, aumenta tpLH e diminuisce tpHL
Circuito ripristinatore di livello (level restorer)
• Innesto su uscita vO1 di un PMOS QR pilotato da vO2 per VOH si ha VDD-Vt VDD
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27G.V. Persiano – Elettronica
Trasferimento di un livello “1” con porta di trasmissione CMOS
Segnale in ingresso Segnale in uscitaInterruttore chiuso
NMOS QN opera in saturazione, PMOS QP opera con VGS =VDD forte)("1" max DDO Vv =
Funzionamento del NMOS QN limitato da effetto body [ ] vVV fOftt φφγ 220 −++=
Basso valore di VOH dato da spegnimento QN compensato da azione di QP
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28G.V. Persiano – Elettronica
Trasferimento di un livello “0” con porta di trasmissione CMOS
Segnale in ingresso Segnale in uscitaInterruttore chiuso
NMOS QN opera con VGS =VDD, PMOS QP opera in saturazione
Funzionamento del PMOS QP limitato da effetto body [ ] vVVV fODDftt φφγ 220 −−++=
Alto valore di VOL dato da spegnimento QP compensato da azione di QP
forte)("0" 0min VvO =
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29G.V. Persiano – Elettronica
Porte logiche a pass-transistor NMOS e porta di trasmissione CMOS
Multiplexer 2 a 1 Funzione XOR
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30G.V. Persiano – Elettronica
Logica a pass-transistor complementari (CPL)
• Proprietà della logica CPL sono :
– topologia modulare (stesso circuito, segnali in ingresso complementari tra le due reti)
– uso di dispositivi a VT ≈ 0
– circuiti differenziali con uscite OR/NOR, AND/NAND, XOR/XNOR, ecc.
Logica CPL coppie di reti a pass-transistor che implementano funzioni logiche duali
Porta logica AND/NAND
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31G.V. Persiano – Elettronica
Circuiti logici dinamici
Logiche dinamiche almeno un nodo può trovarsi in condizioni di alta impedenza (flottante)
• Generalità delle logiche dinamiche sono :
– valori logici definti dalla carica immagazzinata su capacità di nodi ad alta impedenza
– porte logiche più semplici e veloci di quelle di tipo statico
– funzionamento più complesso e maggiore sensibilità al rumore di quelle di tipo statico
Schema di base Forma d’onda del clock Funzione A+BC
• Operazione in 2 fasi: precarica e valutazione
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32G.V. Persiano – Elettronica
• Caratteristiche delle logiche dinamiche sono :
– porta ad N ingressi N+2 dispositivi
– utilizzo del segnale di clock φ e circuiti non a rapporto (ratioless)
– consumo di potenza statica nullo (Pstatica = 0)
– VIL≈VIH≈Vt ridotto margine di rumore basso NML=Vt , NMH=VDD-Vt
– ritardo di propagazione tpLH =0
Effetti di non idealità delle logiche dinamiche
Decadimento di vO per correnti di perdita (leakage)
(1) = perdita attraverso la giunzione drain-substrato
(2) = perdita per azione della corrente sottosoglia
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33G.V. Persiano – Elettronica
Ridistribuzione della carica (charge sharing)
In valutazione, con Q1 on e Q2 off carica da CL a C1 decresce vO
Soluzione: aggiunta di QL sempre acceso
Porte logiche dinamiche in cascata
In valutazione, con A alto CL1 si scarica Q2 va off
Però, a t=0+ e Q2 è on scarica indesiderata di CL2
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34G.V. Persiano – Elettronica
Logica domino CMOS
• Aggiunta in uscita Y di invertitore CMOS statico no scarica indesiderata di CL2
Schema di base Porte logiche domino in cascata
Forme d‘onda in valutazione