-
1
Skripta iz Arhitektura
1. Mjere za performansu procesora:
MIPS: Million Instructions Per Second
MOPS: Million Operations Per Second
MFLOPS: Million Floating Point Operations Per Second
2. SPECmark:
Srednja geometrijska vrijednost performansi za 10 ispitnih
programa.
3. Ciljevi arhitekture
a) Poveanje propusnosti b) Poveanje prilagodljivosti c)
Raspoloivost d) Pouzdanost
e) Nia cijena sustava
4. Tri sastavna podruja arhitekture:
a) Sklopovska oprema
b) Programska oprema
c) Humanware
5. Arhitektura raunalnih sustava je znanost (vjetina)
oblikovanja raunalnog sustava s ciljem ispunjavanja zahtjeva
korisnika.
6. Arhitektura predstavlja sliku raunalnog sustava kakvu je vidi
programer u strojnom jeziku i / ili pisac prevodioca:
: skupa registara PCU-a
: skup instrukcija
: zastavice u statusnom registru
: formati i tipovi podataka
7. Organizaciju raunalnog sustava ine detalji vezani uz
konfiguraciju sustava za meupovezivanje podsustava.
8. Realizacija raunalnog sustava ine detalji vezani uz
sklopovske komponente i strukturu kao temelj za izgradnju raunalnog
sustava.
9.VLIW procesori koriste slijedee komponente:
-horizontalno mikroprogramiranje
-viestruko funkcionalne jedinice -superskalarnu obradu
-
2
10. Obrada podataka je svrsishodna djelatnost kojom se iz
raspoloivih podataka dobije traena informcija.
11. Komponente obrade podataka:
-Podatak
-Algoritam
-Izvritelj
12. Podatak je objekt u prirodi
13. Algoritam je uputa ili recept koja opisuje nain na koji se
ulazni podaci transformiraju u traene rezultate.
14. Svojstva algoritma:
-Konanost -Odreenost -irina primjene
15. Raunanje je proces odreivanja izlazne supstitucije, za
zadanu odreenu ulaznu supstituciju, koja se pokorava svim
specifinim znaajkama problema.
16. Vanjska memorija Turingovog stroja je beskonana vrpca
17. Unutarnja memorija turingovog stroja je blok Q polje za
pohranu unutarnjeg stanja stroja.
18. Rad turingovog stroja se odvija u taktovima
19. Postoje dva sluaja :
-Da stroj nakon konanog broja taktova dobije Stop signal i
prestane s radom. U tom sluaju je stroj primjenjiv za poetnu
informcaiju A i zamjenjuje ju informcaijom B
-Da stroj ne dobiva signal Stop. To znai da stroj nije primjnjiv
za poetnu informaciju A
20. Tri standardne naredbe turingovog stroja su: D, L i N
21. Obrada informacija u turingovom stroju se odvija u loginom
bloku L
22. Slika vrpce s informacijom koja se nalazi u poetku k-tog
takta, pri emu je ispod promatranog polja zapisan znak stanja koji
ulazi u logiki blok L u poetku k-tog takta. !?!?
23. Raunalo arhitekture MISD se strogo teoretski gledano NE moe
fiziki ostvariti. U tu kategoriju spadaju protona raunala i
sistolika polja.
24. Zahtjevi koji su posluili kao ishodite za odreivanje
arhitekrute raunala:
-
3
-Raunalo ope namjene s potpuno automatskim izvoenjem programa
-Pohranjivanje podataka
-Pohranjivanje slijeda instrukcija(programa)
25. Znaajke:
a) Instrukcije su svedene na numeriki kod te se u istom obliku
kao i podaci zapisuju na MEMORIJU
b) Raunalo mora imati jedinicu za raunanje aritmetikih opercaija
-- ARITMETIKA JEDINICA
c) Raunalo mora imati jedinicu koja moe protumaiti i shvatiti
instrukcije te upravljati slijedom izvoenja instrukcija
--UPRAVLJAKU JEDINICU
d) Raunalo mora biti u mogunosti komunicirati sa vanjskim
svijetom- ULAZNO-IZLAZNE jedinice
26. 5 funkcijonalnih jedinica koje ine raunalo su:
a) Aritmetia jedinica b) Upravljaka jedinica c) Memorija
d) Ulazna jedinica
e) Izlazna jedinica
27. Aritmetika jedinica se sastoji od: -sklopovlja za obavljanje
aritmetikih operacija -odreenog broja registara za pohranu
operanada
28. Binarni sustav je izabran kao osnova za prikaz podatakai
instrukcija zbog lake tehnoloke izvedbe i ekoenominijeg
predstavljanja brojeva
29.Tipovi tranzistora:
a) Bipolarni (npn, pnp) strujna pojaala b) Unipolarni (FET)
naponska pojaala
30. Tranzistor npn ima dva krajnja stanja :
a) Nepropusno polariziran ulazni signal nizak, ne vodi struju,
napon na izlaz visok
b) Propusno polariziran ulazni signal visok, vodi struju,
izlazni napon nizak
31. Funkcioniranje digitalnih klopova zasniva se na booleovoj
algebri koja se koristi i u logici
sudova. Osnovne operacije boolevoe algebre su I, ILI i NE.
32. Digitalni kombinacijski sklopovi: koder, dekoder,
multipleksor, demultipleksor,
zbrajala. Ostvareni su pomou univerzalnih sklopova NI i
NILI.
33. Dekoder je kombinacijski sklop sa n ulaza i m izlaza. U
svakom trenutku aktivan je
samo jedan izlaz iji je indeks jednak vrijednosti ulaznog
vektora.
34. Multipleksiranje je postupak prenoenja k signala kroz m
vodova s tim da je k>m.
-
4
35. Bistabil je elementarni memorijski sustav. Ima dva stabilna
stanja.
36. Digitalna aritmetika je polje raunarstva koje obuhvaa skup
algoritama te odgovarajuih digitalnih sklopova za provoenje tih
algoritama u digitalnim sustavima.
37. Puni komplement ima direktnu implementaciju kao inverzni
element kod operacije
zbrajanja dok se umanjeni moe svesti na to. 38. Kontrola
rezultata digitalne aritmetike moe se vriti tako da se provjeri da
li je rezultat:
a) Negativan
b) Nula
c) Prekoraio opseg brojeva d) Ima prijenos
e) Ostali uvjeti
39. Zadaa memorije je pohrana podataka u memorijska mjesta
(lokacije) oznaene adresama u svrhu njihovog kasnijeg koritenja od
strane procesora i drugih jedinki sustava.
40. Sa programskog aspekta memoriju promatramo kao ureeni niz
osnovnih memorijskih lokacija ili memorijskih zrna kojima su
jednoznano pridruene adrese.
41. Adresna zrnatost je definirana brojem n0 bitova osnovne
memorijske lokacije, odnosno
najmanjim dijelom memorije koji je za procesor adresirljiv, u
smisli da mu je pridruena jedinstvena adresa. Veina dananjih
raunala ima memorijsku zrnatost jednaku 8. Koristi se bajtna
zrnatost jer ona podrava znakovni tip (CISC) i kratak cjelobrojni
tip (RISC).
42. Poravnavanje podataka znai njihov smjetaj na adresu
poravnatu odnosno prilagoenu tako da je ona djeljiva s duljinom t
tipa podataka izraenom brojem memorijskih zrna.
43. Podrani tipovi podataka su oni tipovi za koje se mora
upotrijebiti neka posebna shema kodiranja i za koje su obino
posebno oblikovani sklopovi koji podravaju osebujne operacije. Kod
dananjih raunala podrani podaci su:
a) Booleov tip podataka
b) Cjelobrojni tip podataka
c) Brojevi s pominim zarezom d) Nizovi bitova (strings)
e) Strukturirani tipovi podataka
44. Skalarni tip podatka podrazumjeva podrani tip podataka
jednostavne strukture. Mogu biti:
a) Diskretni
b) Nediskretni
45. Diskretni tipovi podataka prikazuju dikretne skupove kao to
su podskupovi od N i Z, skupovi znakova. Prezentacija svih brojeva
i znakova je tona. Nema zaokruivanja ni gubitka manje znaanih
mjesta. Ako nema preljeva rezultat je potpuno toan. Opseg brojeva
je relativno malen u odnosu na tip s pominom tokom.
-
5
46. Nediskretni tipovi podataka su brojevi s pominom tokom.
Prikazuju se beojevi iz realnog skupa brojeva R. Prezentacija ovih
brojeva je do na odreeni broj znamenaka, tj. do na odreenu
tonost.
47. Cjelobrojni tip podataka moe bit:
a) Predznani b) Nepredznani
48. Predznanim tipom cjelobrojnih brojeva predstavljamo cijele,
pozitivne i negativne brojeve. Veina raunala kodira negativen
brojeve pomou 2. komplementa
49. Podtipovi cjelobrojnog broja su:
a) Byte
b) Word
c) Long Word
d) Quad Word
e) Octa Word
Najnovija podijela (Budin) s obzirom na 32. bitnu rije: a)
Polurije b) Rije c) Dvostruka rije
50. IEEE standard odreuje odreene znaajke: a) Format brojeva s
pominom tokom b) Aritmetike operacije c) Tonost aritemtikoh
operacija d) Razne pretvorbe
e) Iznimke i rukovanje iznimkama
51. IEEE odreuje tri osnovna formata brojeva s pominim
zarezom:
a) Jednostruki
b) Dvostruki
c) etverostruki 52. Strukturirani tipovi poadataka su zibrke
podataka koje su u nekom meusobnom odnosu. Podatak, element zbirke
moe i sam po sebi biti strukturirani podatak. Osnovna znaajka
strukturiranog podatka je stalnost njegove atrukture koje se ne
mjenja tijekom prevoenja ili izvoenja programa. Tipovi
strukturiranih podataka su:
a) Jednodimenzionalna polja ili vektori
b) Polja
c) Viedimenzionalna polja d) Niz znakova (string)
53. Kod von Neumannovog modela raunala aritmetiko-logika
jedinica se sastoji od potpunog zbrajala i sklopa za posmak
54. Operandi von Neumannovog raunala su duljine 40 bita jer to
omoguava tonost raunanja na 12 decimala.
55. Von Neumannovo raunalo ima akumulatorski orjentiran procesor
- to znai da ima samo jedan ili dva registra ope namjene.
-
6
56. Instrukcije u von Neumannovom raunalu su jednoadresne.
57. Programsko brojilo je registar koji sadri adresu slijedee
instrukcije
58. Instrukcija kod von Neumannovog raunala je duljine 13
bitova. 12 bitova za adresiranje bilo koje loacije i 1 bit za izbor
lijeve ili desne instrukcije
59. Instrukcijski registar sadri operacijski kod instrukcije
koja se trenutno izvodi
60. Skup strojnih instrukcija:
a) Aritmetike i logike instrukcije b) Instrukcije za prijenost
podataka
c) Instrukcije za uvjetno ili bezuvjetno grananje
d) Ulazno-izlazne instrukcije
e) Instrukcije s djelominom zamjenom
61. Raunalo se tijeokm izvoenja uvijek nalazi na jednoj od dva
stanja:
-PRIBAVI- Procesor pribavlja instrukciju iz memorije podaci se
smatraju adresama
-IZVRI- Izvodi se instrukcija koja se dohvatila u fazi pribavi
(podaci kojima se rukuje u ovoj fazi se smatrjau operandima ili
rezultatima)
62. Planina koja je 8 puta vea od Velebita naziva se
Velebajt
63. Memorija nema procesnih migunosti.
64. Memorijska jedinica je pratei modul dok je procesor vodei
modul
65. READ nije istina da nije nedestruktivna operacija, dok WRITE
nije nedestruktivna
66. Von Neumannova razmatranje hirearhije memorije:
a) Primarna ili radna memorija
b) Sekundarna memorija koja je pod kontrolom raunala c)
Neaktivna memorija (Dead Memory) nije integriran dio raunala
67. Razlike izmeu memorije Turingovog stroja i raunala je u tome
to je ona kod Turingovog stroja beskonana vrpca, a kod raunala je
posebna konana jedinica memorije.
68. Kad procesor izvodi operaciju itanja ili pisanja zapoinje
slijed dogaaja koji se naziva SABIRNIKI ciklus.
69. Tijekom sabirnikog ciklusa:
a) procesor postavlja adresu na adresnu sabirnicu
b) generira i postavlja signale na upravljaku sabirnicu b)
oznaava vrstu prijenosa c) prijenose se podaci izmeu ciljne
lokacije i procesora
70. x86 procesori imaju sabirniku jedinicu (Bus Unit) koja
podrava sabirniki ciklus
-
7
71. Sabirnika stanja:
a) Vrijeme neaktivnosti (Idle)
b) Vrijeme adresiranja (Adress time)
c) Vrijeme podataka (Data time)
72. Vrijeme adresiranja: Sabirnika jedinica izapoinje sabirniki
ciklus. Iz Idle stanja prelazi u stanje Adresiranja. Postavlja
adresu na adresnu sabirnicu, te postavlja upravljaki signal na
upravljaku sabirnicu kojom oznaava vrstu sabirnikog ciklusa
73. Vrijeme podataka: Iz stanja Vremena Adresiranja prijelazi u
stanje Vrjeme Podataka.
Obavlja se prijenos podataka. Na kraju tog stanja procesor
ispituje stanje READY# izlaza.
Ako je stanje 0 zavrava se sabirniki ciklus.
74. Brzina ISA sabirnica: 4.166MB/s na 8 bitnim sabirnicama, i
8.33MB/s na 16 bitnim
sabirnicama podataka..
75. EISA (Extended Isa) ima 32 bitnu adresnu sabirnicu, 8, 16
ili 32 bitni prijenost
podataka. Brzina prijenosa je 33 MB/s
76. Znaajka SRISC arhitekture je ta to ima 8 razliitih formata
instrukcija, to ima troadresni format instrukcije i to:
a) koristi Big-Endian Byte Ordering
b) ima load/store arhitekturu
c) ima dohvat samo 32 bitne rijei
77. Instrukcija je informacija kodirana u n bitova, namjenjena
procesoru , koja tono odreuje radnju koju procesor mora izvriti nad
nekim ulaznim veliinama da bismo dobili odreene rezultate odnosno
stanje raunala. Radnju obino nazivamo operacijama.
78. Simbolian prikaz instrukcije naziva se mnemonik.
79. Pod skupom isntrukcija podrazumjeva se skup razliitih
operacija koje programer u zbirnom jeziku moe izvesti , ne raunajui
varijacije u moguim, odnosno dozvoljenim nainima adresiranja.
80. Podjela skupa isntrukcija na:
a) Vrstu operacija
b) Vrstu operanada
c) Mjesto smjetanja operanada d) Broj operanada
e) Format instrukcije
f) Drugi kriteriji
81. Format instrukcije se definira kao veliina isntrukcije. Broj
n bitova u nizu ine instrukciju, te podjelu tog niza na k polja.
Format ovisi o:
a) Tipu procesora
b) Da li je procesor 8, 16, 32, 64-bitni
c) Proizvoau
-
8
82. Polja formata instrukcije:
a) Polje operacijskog koda
b) Polje za specifikacija broja i tipa operanada
c) Polje naina adresiranja d) Polje za adresna proirenja
83. Nain adresiranja odreuje gdje se operand nalazi odnosno na
koji nain e se izraunati njegova adresna lokacija. Postoje:
a) Izravna registarska adresiranja
b) Posredna registarska adresiranja
c) Relativno adresiranje s obzirom na programsko brojilo
d) Usputno adresiranje
e) Apsolutno adresiranje
f) Indeksno adresiranje
g) Memorijski posredna adresiranja
h) Ukljuno adresiranje
84. Izravna registarska adresiranja. Dohvat je iznino brz jer
nisu potrebni posebni
asbirniki siklusi itanja. Koristi se za sloene, viestruke
operacije nad istim operandima i za specifine operacije u
asembleru
85. Posredno registarsko adresiranje. Brza i jednostavna
kontrola i manipulacija adrese
operanda omoguuje da se pomou ove grupe adresiranja ostvare
mnogobrojne strukture podataka. Ostvarenje stoga, zapisa.
Nadogradnjom zapisa ostvarenje struktura listi i
stabala.
86. Relativno adresiranje s obzirom na programsko brojilo.
Potrebni dodatni
sabirniki siklusi za pribavljanje. Koristi se za adresiranje
lokalnih variabli i pri adresiranju grananja i skoka.
87. Usputno adresiranje. Prirodan nain adresiranja ua konstante
koje su pohranjene u samoj instrukciji.
88. Apsolutno adresiranje. Ima malu fleksibilnost. Programer
mora sam voditi rauna o tonoj adresi operanda.Koristi se za pristup
fiksnim adresama.
89. Indeksno adresiranje. Omoguuje direktnu mplementaciju
strukture 1- dimenzijalnog poretka.
90. Ukljuna adresiranja. Poveana efikasnost dekodiranja i
pribavljanja operanda.
91. Sloeni naini adresiranja se najee koriste a to su
kombinacije prethodnih adresiranja. Mogu se kombinirati sam ona
adresiranja kod kojih se adresa operand mora
izraunati. Znai da u kombinaciju ne ulaze registarska usputna,
izravna i apsolutna adresiranja.
92. Instrukcijski cikus moemo podijeliti na podcikluse:
a) Sabirniki b) Interni najee u fazi izvri
-
9
93. Instrukcija grananja brl (branch&link) kopira sadraj
programskog brojila u povezni registar prije grananja. To znai da e
sadraj programskog brojila biti kopiran u povezni registar ak i ako
do grananja ni ne doe!
94. Povezni registar doputa povratak iz potprograma i rabi se za
implemntaciju procedura i funkcija u HLL
95. NOP instrukcija ne radi apsolutno nita. No jako je vana
instrukcija u protonoj (RISC, CISC) izvedbi raunala.
97. Funkcije upravljake jedinice:
a) Pribavljanje instrukcija
b) Tumaenje instrukcija c) Generiranje upravljakih signala
tijekom upravljakog ciklusa d) Upravljanje slijedom instrukcija-
izbor instrukcije-prijenos upravljanja s
jedne na drugu instrukciju
98. Dvije metode upravljanja slijedom instrukcija:
a) Svaka instrukcija jednoznano odreuje adresu slijedee
-primjer: EDVAC
-nedostatak: poveana duljina instrukcija
b) Adresa slijedee instrukcije se dobije tako da se trenutna
adresa instrukcije uvea za 1.
99. Prijenos upravljanja izmeu instrukcija koje nisu slijedne se
obavlja:
a) Instrukcijama za grananje
b) Instrukcijama za prijenos upravljanja izmei programa
100. Instrukcije grananja:
a) Instrukcija bezuvjetnog grananja
b) Instrukcija uvjetnog grananja
101. Kod instrukcija bezuvjetnog grananja programsko brojilo se
mjenja u neku adresu X. To
se odvija u fazi IZVRI.
102. Kod instrukcija uvjetnog grananja ispituje se neki uvijet C
koji ovisi o nekoj prethodnoj instrukciji. Ako je uvijet zadovoljen
tad se programsko brojilo mjenja u neku
adresu X. Ako uvijet nije zadovoljen tad se programsko brojilo
ne mjenja. Takoer se odvija u fazi IZVRI.
103. Instrukcije za prijenos upravljanja izmeu programa:
a) Pozivanje potprograma
b) Prekidi
-
10
104. Kod pozivanja potprograma koristi se mnemonik CALL X gdje
je X ciljna adresa ili se
ciljna adresa rauna na temelju X-a. X je prva instrukcija
potprograma. Tijekom faze IZVRI instrukcije CALL obavljaju se dva
koraka:
a) Sadraj programskog brojila (koji pokazuje na slijedeu
instrukcija glavnog- pozivnog programa) se pohranjuje na lokaciju
S.
b) Vrijednost s lokacije X se prenosi u programsko brojilo.
Lokacija S sadri povratnu adresu. Poslijednja instrukcija u
potprogramu (pozvanom programu) je RET. Ta instrukcija kopira
vrijednost lokacije S u programsko brojilo. Glavni
program nastavlja sa izvoenjem njegovih instrukcija. PROBLEM
dolazi kod gnijeenja funkcija u programu.
105. Kod raunala PDP-8 problem gnijeenja potprograma je rijeen u
dva koraka: c) Adresa programsko brojila se kopira u lokaciju
SUB
d) Programsko brojilo se automatski inkrementira
podrazumijevajui da se prva instrukcija potprograma nalazi na
adresi SUB+1
Dolazi do indirektnog vraanja na upravljanje glavnog programa.
PROBLEM: Programi ne mogu pozivati sami sebe
(nije omoguena rekurzija)
104. Rekurzivni program P moe se prikazati kao kompozicija
osnovnih instrukcija Si (koje ne sadre P) i samog programa P:
P=[Si, P] 106. Rijeenje problema rekurzije lei u uporabi
upravljakih stogova.
Stog fukcionira na osnovu LIFO koncepcije. LIFO- Last In First
Out.
U stog se pohranjuju povratne adrese.
107. Primjeri izvedbe stoga:
a) Stog od n k-bitnih rijei izveden pomou posmanih registara b)
Uporaba memorije s izravnim pristupom kao podruje stoga
108. Opis signala:
a) Cout -- signali koji izravno upravljaju djelovanjem
digitalnog sustava za
obradu informacija / glavna funkcija upravljake jedeinice / b)
Cin Signali koji omoguuju utjecaj podataka
109. Aritmetiko-logika jedinica je viefunkcijski digitalni
sklop. Izvodi osnove aritmetike i logike operacije.
110. Oduzimanje se odvija zbrajanjem negativnih brojeva
predoenih u konotaciji potpunog komplementa.
111. Mnoenje se odvija ponavljanjem operacija zbrajanja i
posmaka.
112. Dijeljenje se odvija ponavljanjem operacija oduzimanja i
posmaka.
113. Osnovni kombinacijski sklop je poluzbrajalo.
-
11
114. Potpuno zbrajalo je kombinacijski slop s tri ulaza.
Sastavljeno je od dva poluzbrajala.
On predstavlja temeljni sklop aritmetike sekcije.
115. Pristup oblikovanju aritmetiko logike jedinica:
a) Prvo se oblikuje aritmetika jedinica nezavisno od logike b)
Odreuju se logike opercaije koje se mogu izvesti sa sklopovima
u
aritmetikoj jedinici. c) Modificiraju se aritmetiki sklopovi da
bi se mogle obavljati eljene
logike operacije.
116. Posebne izvedbe mnoila:
a) Mnoila sa zbrajalima velike brzine b) Mnoilo sastavljno
odpolja otpunih zbrajala c) Mnoila sastavljena od zbrajala s
ouvanjem bita prijenosa povezanih u
kaskadu
d) Mnoila s brzim posmanim sklopovima e) Mnoila koja istovremeno
mnoe vie bitova mnoenika
117. Djeljenje se moe obavljati i obnavljanjem djelominih
ostataka.
118. Sklop za posmak se najee nalazi na izlazu iz ALU i povezuje
je s sabirnicom. Izvedbe posmanih sklopova:
a) Dvosmjerni posmani registri s paralelnim ulazom i izlazom b)
Kombinacijska izvedba posmanih sklopova
119. Hazard je situacija u protonoj strukturi koja izaziva
poremeaje i kanjenje u glatkom protoku zadataka kroz nju. Hazardi
sprijeavaju da se slijedea instrukcija u nizu izvede u za nju
predvienoj periodi taktnog signala. Postoje tri vrste hazarda:
a) Strukturni hazard
b) Podatkovni hazard
c) Upravljaki hazard
120. Strukturni hazard se dogaa onda kada se neka kombinacija
instrukcija ne moe izvesti zbog sukobljavanja resursa
(sredstava).
121. Podatkovni hazard nastaje kad dvije ili vie instrukcija
koje se nalaze u protonoj strukturi pokuavaju pristupiti ili
modificirati isti podatak. Javlja se zbog podatkovne meuzavisnosti
podataka
Postoje tri vrste podatkovnog hazarda:
a) RAW Read after Write b) WAR Write after Read c) WAW Write
after Write
122. RAW postoji opasnost da instrukcija add x dohvati operand s
lokacije x prije nego instrukcija store x upie novu vrijednost na
lokaciju x. Ovaj hazard je prisutan kod
-
12
arhitekture RISC prilikom izvoenja instrukcije load. Mjesto
instrukcije u slijedu instrukcija neposredno nakon instrukcije load
naziva se prikljuak load za kanjenje.
123. WAR postoji opasnost da instrukcija store x koja logiki
slijedi instrukciji add x ali promijeniti podatak na lokaciji X
(podatak koji ita instrukcija add x)
124. WAW- Obje instrukcije j i k ele obnoviti podatak na
lokaciji x ako se instrukcija j izvede poslije instrukcije k.
125. Upravljaki hazard se dogaa onda kad doe do zakanjele
instrukcije grananja. Nepovoljno utjee na performansu procesora.
Smanjenje kanjenja se moe postii tako da se raunanje ciljne adrese
grananja obavi u ranije (umjesto u protonom segmentu WB ili EX) - u
protonom segmentu ID.
126. Tenja u arhitekturi RISC je izvoenje jedne instrukcije u
jednoj periodi vremenskog voenja. Tehnike koje omoguavaju
ostvarenje tenje su:
a) Protonost b) Load/Store arhitektura
c) zakanjele load instrukcije d) zakanjele branch
instrukcije
127. Protona struktura potencijalno smanjuje broj perioda po
isntrukciji za faktor jednak dubini protone strukture.
128. Protoni segmenti si IF, ID, EX, ME i WB.
129. IF Instruction fetchnig. Pribavljanje isntrukcije. Koristi
se adresa u programskom brojilu koja pokazuje na slijedeu
isntrukciju. Instrukcija se najee nalazi u pririnoj memoriji i
dohvaaju se tijekom instrukcije PRiBAVI.
130. ID - Instruction decoding. Dekodiranje instrukcije i dohvat
operanada. Istodobno se
obavlja dekodiranje instrukcijskog operacijskog koda i dohvaanje
operanada iz skupa registara.
131. EX Instruction execution. Izvoenje instrukcije. Obavlja se
operacija definirana operacijskim kodom instrukcije. Za instrukcije
koje naslovljavaju memoriju (load/store) u
ovom se segmentu rauna efektivna adresa.
132. ME Memory access. Pristup memoriji. Obavljaju se operacije
load/store. Najee u prirunoj memoriji.
133. WB Result write back. Upis rezultata operacije natrag u
skup regitara.
134. Problem kod kapaciteta glavne memorije je odnos
performansa/cijena.
Posljedica toga je nesklad izmeu memorijskih zahtjeva programa i
stvarnog fizikog kapaciteta glavne memorije. Kod dananjih procesora
odnos memorijskog ciklusa naspram procesorskog ciklusa je 3 do 10 :
1.
135. Kod jednokorisnikih sustava problem se rjeavao uporabom
postupka prekrivanja ili preklapanja. S obzirom da prilikom rada
programa esto cijeli program nije potreban programeri su program
podijelili na nekoliko modula i blokova podataka. U glavnoj
memoriji
se prilikom izvoenja programa nalazio samo onaj modul i skup
podataka koji su u to vrijeme
-
13
bili potrebni. Ostali moduli su bili pohranjeni u sekundarnu
memoriju. U glavnoj memoriji je
trajno pohranjen i dio programa koji upravlja izmenjivanjem
modula izmeu sekundarne i primarne memorije. Kad se modul
pohranjuje u glavnu memoriju on se pohranjuje na mjesto
gdje je prije njega bio pohranjen modul koji se koristio prije
njega. To se zove preklapanje i
ono je znaajka statikog rukovanja memorijom.
136. Pojavom viekorisnikih sustava tehnika preslikavanja je jako
teko izvediva i nedjelotvorna. Ralozi tome su:
a) Istodobnog postojanje razliitih programa vie korisnika b)
Smanjenje raspoloivog prostora u glavnoj memoriji c) Uvoenje
dodatnih zatitnih mehanizama d) Mjenjanje podatkovnih struktura
dinamiki tijekom izvoenja programa e) Potrebe razmjetanja
programskih modula tijekom izvoenja programa
RIJEENJE: Dinamiko rukovanje memorijom
137. Problem kapaciteta glavne memorije se rijeava upotrebom
memorijske hirearhije. Uporabom tog koncepta glavna ili primarna
memorija se prividno (virtualno) pojavljuje kao
memorija koja ima kapacitet sekundarne memorije a brzinu najbre
ili skoro najbre memorije u memorijskoj hirearhiji. Najbra memorija
je lokalna memorija ili registri i ine logiku i fiziku cjelinu s
procesorom. Nakon nje ide priruna memorija, glavna memorija i zatim
sekundarna memorija.
138. Memorijska hirearhija se uvodi zbog latentnosti memorije.
Omoguuje istodobni pristup memorijskom modulu u vieprocesorskom
sustavu. Ima i ekonomski i tehnoloki faktor.
139. Skup stvarnih, fizikih lokacija glavne memorije ine fiziku
memoriju. Ona je sabirnicom prikljuena na procesor. Skup adresa
koje su jednoznano dodijeljene tim memorijskim fizikim lokacijama
tvore adresni memorijski prostor.
140. Logiki adresni prostor je skup logikih adresa, adresa koje
upotrijebljana programer ili koju generira program ili dretva kao
najmanja programska jedinica naziva se logika adresa. Nju generira
procesor.
141. Kod raunala na bazi 8- bitnih procesora fiziki adresni
prostor je vei od logikog adresnog prostora, a kod 8-btnih raunala
sa memorijskom bankom logii i fiziki adresni prostor su jednaki dok
kod 16, 32, 64-bitnih procesora je logiki adresni prostor vei od
fizikog.
142. Denningov model ima namjerno ugraenu neloginost. A to je ta
da tablica preslikavanja ima broj elemenata jednak broju adresa u
logikom prostoru(kapacitet sekundarne memorije). To znai da broj
registara potrebnih za izvedbu tablice preslikavanja premauje
kapacitet fizike memorije. Zakljuak: tablicu preslikavanja treba
smanjiti.
143. Rijeenje gornjeg problema lei u tome da svaki element u
tablici preslikavanja sadri adresu bloka podataka u logikom
adresnom prostoru umjesto da svaki pojedini podatak posebno
naslovljava.
144. To dovodi do dijeljenja fizikog i logikog memorijskog
prostora na blokove. Ako su blokovi vrste duljine oni se nazivaju
stranice, a ako nisu vrste duljine (ako su promjenjive duljina)
onda se nazivaju segmenti.
-
14
145. Performansa memorijskog sustava ovisi od:
a) Statistikih svojstava pozivanja ( redoslijed i frekvencija
pojavljivanja logikih adresa)
b) Veliina bloka i kapacitet fizike memorije c) Strategije
zamjene stranica i tehnike adresnog preslikavanja
146.Vremenska lokalnost se oituje u tome to e program u bliskoj
budunosti naslovljavati (referencirati) one programske i podatkovne
objekte koje je naslovljavao i u
blioj prolosti.
147. Prostorna lokalnost se manifestira u tome to e program
naslovljavati u skoroj budunosti one programske i podatkovne
objekte koji imaju adrese bliske onima koje su upotrebljavane u
blioj prolosti.
148. Lokalnost je izraena radnim skupom WS(t, h) koji
predstavlja skup memorijskih lokacija ili blokova koji su u
vremenenu t referencirani u poslijednih h pozivanja. Lokalnost
se najee oituje kod programskih petlji ili kad se nekoliko
procesura uzastopno poziva.
149. Nain smjetanja stranica odreuje kako e se stranice iz
sekundarne memorije preslikati u primarnu memoriju. Mogu biti:
a) Potpuno asocijativno preslikavanja
b) Izravno preslikavanje
c) Skupno asocijativno preslikavnje
150. Kod potpuno asocijativnog preslikavanja stracnia iz
sekundarne memorije se moe preslikati na bilo koji slobodni
stranini prikljuak u primarnoj memoriji. Prednost je velika
prilagodljivost. No, zahtjeva dodatne skupe sklopove. Koristi se
kod silicijskih sklopova.
151. Kod izravnog preslikavanja svaka stranica iz sekundarne
memorije se moe smjestiti samo na odreeni stranini prikljuak u
primarnoj memoriji. Ne zahtjeva dodatne sloene sklopove. Prednost
izravne prirune memorije je jednostavna izvedba i i jednostavna
zamjena blokova. Nedostaci su ogranien nain smjetanja blokova i
poveanje omjera promaaja.
152. Kod grupnog asocijativnog preslikavanja stranini prikljuci
u primarnoj memorji su grupirani u skupove tako da je doputeno
preslikavanje stranice iz sekundarne memorije u bilo koji prikljuak
koji pripada odreenom skupu. Prednost je kod programa koji imaju
jednostaven petlje i tamo gdje je veliina prirune memorije malena
naprema veliini petlje. Nedostaci su vea sloenost sklopovlja i
manje mogunosti smjetanja sklopova.
153. U sluaju da se stranica treba prenijeti iz sekundarne
memorije u glavnu a u glavnoj memoriji nema slobodnog prikljuka
treba se donieti odluka o tome koja se stranica mora odstraniti iz
glavne memorije i tako napraviti mjesta za novu stranicu. Algoritmi
zamjene
su:
a) Sluajni izbor b) FIFO koncepcija
c) LRU (Last Recently Used)
154. Stog je struktura koja se koristi kod poziva potprograma,
prekida i iznimaka. Koristi se
LIFO koncepcija. Koristi dvije operacije, PUSH i POP.
-
15
Uobiajeno se pohranjuje sadraj programskog brojila, sadraj
statusnog registra i po potrebi drugih registara.
155. Uobiajeni smijer rasta stoga je prema niim adresama. Ima
definiranu veliinu mod m gdje je m veliina stoga. esto se na stogu
koristi poravnanje adresa.
156. Kazalo stoga je registar koji sadri adresu podatka koji se
nalazi na vrhu stoga. Duljina kazala stoga (registra) zavisi od
veliine memorije kojoj se moze direktno pristupiti. Svaki pristup
stogu mijenja vrijednost registra kazala stoga. Ako se sa stoga ita
(POP) podatak tad se automatski mijenja vrijednost kazala stoga
poveava se. Ako se podatak upisuje (PUSH) u stog tad se kazalo
stoga smanjuje.
158. Potprogram je dio instrukcijskog koda koji se ne nalazi
slijedno u glavnom
instrukcijskom toku. Prilikom pozivanja potprograma sadraj
programskog brojila se smijeta na stog. Adresa prve instrukcije
potprograma se kopira u programsko brojilo. Nakon zavretka izvoenja
potprograma podatak na vrhu stoga (sadraj programskog brojila) se
smjea natrag u programsko brojilo. 159. Iznimke su posebne
okolnosti koje za posljedicu mogu imati nasilno prekidanje
izvoenja programan i prijenos upravljanja bez upotrebe posebnih
instrukcija. Njima se naruava normalno stanje procesora.
160. Iznimke mogu biti:
a) Vanjske iznimke (interupt) posebne okolnosti izazvane
dogaajem izvan procesora
b) Unutarnje iznimke (Trap) posebne okolnosti kao dogaaji unutar
procesora
161. Izvori prekida mogu biti:
a) U/I ureaji b) Upravljake jedinice pojedinih djelova raunala
c) Tipka za ponovno pokretanje procesora
d) Greka na sabirnici
162. Izvori unutarnjih iznimki mogu biti:
a) Dijeljenje s nulom
b) Pokuaj izvoenja ilegalnih ili neugraenih instrukcija c)
Pokuaj izvoenja privilegiranih instrukcija u neprivilegiranom
nainu
rada
163. Obrada iznimaka odnosi se na reakciju procesora na zahtjeve
kao to su zahtjevi za prekid ili zamke. Ovaj izraz se posebno
koristi kod procesora koji imaju korisniki i nadgledni nain
rada.
164. Korisniki nain rada je stanje procesora u kojem se odvija
normalno izvoenje aplikacija. Indikator korisnikog naina rada je
zastavica S u statusnom registru postavljena u 0.
165. Nadgledni nain rada je stanje u kojem procesor obavlja
obradu iznimaka. Indikator je zastavica S postavljena u 1.
-
16
166. Svaki od ova 2 naina rada ima svoj stog i svoj pokaziva na
stog (kazalo). Kod korisnikog naina kazaljka se naziva USP (User
Stack Pointer) a kod nadglednog naina rada se naziva
SSP (System Stack Pointer).
Koristi se onaj stog u kojem je nainu rada trenutno procesor. U
sluaju prekida procesor prelazi u nadgledni nain rada i koristi ste
sistemski stog. Korisniki stog se koristi kod poziva potprograma.
Razlog podjele stogova je sigurnost.
167. Naini izmjene podataka izmeu raunala vanjske logike:
a) Programirani U/I prijenos
a. Uvjetni
b. Bezuvjetni
b) Prekidni U/I prijenos
c) DMA izravni pristup memoriji
168. Zadatak ulazno-izlaznog sustava je prijenos informacija
izmeu memorije ili procesora i vanjskog svijeta. ine ga:
a) U/I ureaji (periferne jedinice b) Upravljaka jedinica U/I
ureaja c) Programska oprema drajveri posebno dizajnirani za podrku
U/I
operacija
169. Klasifikacija U/I prema ukljuenosti procesora u izvoenje
U/I operacija:
a) U/I operacije pod potpunim upravljanjem procesora
b) U/I ureaj moe imati sklopove koji generiraju zahtjeve za
posluivanje prekidni U/I prijenos
170. U/I ureaj podran dodatnim sklopovima ima sposobnost
prijenosa blokova podataka bez intervencije procesora ako generira
adrese podataka koji se prijenose i ako ima sklopove
za zahtjeve sabirnice. Procesor je jo uvijek odgovoran za
zapoimanje prijenosa svakog bloka podataka.
171. DMA sve ili skoro sve funkcije upravljanja U/I mogu biti
prenijete s procesora na posebnu U/I jedinicu - U/I procesor ili
U/I kanal. U/I ureaj izvodi prijenos bez izvoenja programa u
procesoru i oni meuusobno komuniciraju samo kada procesor treba U/I
prenijeti upravljanje sabirnicom.
To se naziva izravan pristup memoriji.
172. Multiprogramiranje doputa da se vie programa izvodi
istvremeno na raunalo, npr. Jedan od programa podrava U/I
prijenos.
173. Vrste prekida:
a) U/I prekidi
b) Prekidi izazvani vremenskim sklopovima
c) Prekidi zbog greaka u sklopovima d) Programski prekidi
-
17
e) SVC
174. Tipovi prekidnih sustava:
a) Jednorazinski s jednim prioritetom
b) Vierazinski s jednim prioritetom c) Jednorazinski si vie
prioriteta d) Vierazinski s vie prioriteta
175. Jednorazinski s jednim prioritetom. Sve linije za
zahtjevanje prekidasu vezane kao
logiko ILI na jedan ulaz. Nakon pohranjivanja minimalnog
konteksta prekidna rutina mora prepoznati uzronika prekida. To ini
tako da ispituje status pojedinih U/I ureaja prozivanjem.
176. Vierazinski s jednim prioritetom. Pored postavljanja
prekidnog bistabila IFF (kao u gornjem sluaju) alje i selekcijski
kod (kod za identifikaciju uzronika prekida). Zahvaljujui
selekcijkom kodu doputa bre raspoznavanje izvora prekida.
177. Jednorazinski si vie prioriteta. Kao kod a) postoji samo
jedan prekidni bistabil ali su ureaji U/I smjeteni na prekidnoj
liniji po prioritenom redu. Ustroj ureaja uzdu zajednike linije
prekida odgovara shemi ulanavanja.
178. Vierazinski s vie prioriteta. Kombinacija tipova a) i b).
Ureaji su rasporeeni ulanano (kao kod tipa c)). Za vrijeme potvrde
prijekida alje se selekcijski kod.
179. Tipini koraci prilikom prekida:
a) Procesor identificira izvor prekida
b) Procesor dobiva ili odreuje adresu prekidnog programa c)
Pohranjuje se minimalni kontekst
d) U programsko brojilo se pohranjuje adresa prekidnog
programa
e) Izvodi se prekidni program
f) Iz prekidnog programa upravljanje se prijenosi na prekinuti
program
izvoenjem instrukcije tipa RTI ili RTE ime se obnavlja stanje
procesora
180. Logiki blok Turingovog stroja. Moe biti u nekom od konanog
broja unutarnjih stanja: Q={q0, q1, q2, q3...q[Q-1]}.
L
Sj N/D/L qi
Si gi
-
18
181. Shema turingovog stroja:
182. Shema procesor akod vo- Neumannovog raunala.
-
19
183. Dvodimenzijalni Flynov prostor.
184. Ganttov dijagram.
-
20
185. Memorijska hirearhija.
186.
-
21
187.
-
22
-
23
188.
-
24
189.
-
25
190.
191. Slijednost adresiranih rijei ovisio strukturi programa i o
frekvenciji pojavljivanja upravljakih instrukcija tako da faktor f
moe biti esto vei od N.
192. Sloenije izvedbe memorije s preklapanjem izvode se tako da
se upotrijebljava poseban sklop memorijski upravljaki sklop koji
ima ulogu inteligentnog posrednika izmu procesora i memorije.
193. Priruna memorija je kapaciteta obino od 4K do 64K ili vie
stotina K bajtova. Tipian odnos brzine prirune memorije i procesora
je 5:1 tako da priruna memorija gotovo izravno podrva rad
procesora. Ona pohranjuje tekue aktivne segmente programa i
podataka.
194. Adresna znaka sadri informaciju o adresi bloka koja
odgovara poetnoj adresi memorijske lokacije u glavnoj memoriji. Ona
je pridruena svakom bloku. Blok i adresna znaka se smjetaju u
prirunu memoriju na tzv. bloni prikljuak.
195. Pri prijenosu bloka rijei iz glavne memorije u prirunu
memoriju moe se utedjeti na vremenu tako da se traena rije
proslijeduje odmah nakon to je raspoloiva a ne ekati da se prebaci
cijeli blok u prirunu memoriju. Ta tehnika se naziva
punjenjem-kroz.
196. Kad se mjenja sadraj prirune memorije kopija novoupisanog
sadraja se mora upisati i u glavnu memoriju. Postoje dva naina
obnavljanja sadraja glavne memorije:
a) Pohranjivanje-kroz
b) Kopiranje-unazad
-
26
197. Pohranjivanje-skroz. Zahtjeva obnavljanje rijei u glavnoj
memoriji kad god se ona obnavlja i u prirunoj memoriji. To
osigurava da glavna memorija nikad se sadrava zastarjeli podatak.
Prednost ove metode je jednostavnija izvedba, vjerodostojnija
slika
glavne memorije i smanjuje problem konzistentnosti. Nedostatak
ove metode je poveanje prometa izmeu procesora i memorije. Postoji
i inaica upisivanje u meuspremnik.
198. Kopiranje-nazad. Upotrijebljava zastavicu koja se pridruuje
bloku i koja se postavlja kad god se izvede operacija upisivanja u
dotini blok u prirunoj memoriji. Ta se zastavica naziva prljavi
bit. Daje u nekim primjerima bolji omjer pogotka ali zahtjeva i
dodatno sklopovlje za izvedbu prljavih bitova. Postoji i problem
koherencije.
199. Postoje dva naina pribavljanja blokova iz radne memorije u
prirunu memoriju:
a) Pretpribavljanje
b) Pribavljanje na zahtjev
200. Memorijski sustav je koherentan onda ako je vrijednost koja
je dobivena instrukcijom
load jednaka vrijednosti koja je upisana posljednjom store
instrukcijom na istoj memorijskoj
adresi. Problem koherentnosti je posebno izraen kod
vieprocesorskih sustava.
201. MUX je jednostavan sklop u kojim u ALU izvodimo posmani
sklop.
202. Nain dobivanja adrese slijedee mikroinstrukcije :
a) poveanje sadraja adresnog registra H b) prijenos adresnog
polja upravljake rijei H c) pomou grananja
203. Na model programljivog procesora ima trosabirniku
strukturu.
204. Ako je LAP vei od FAP tad se koristi stranienje, ako je FAP
> LAP tad se koristi segmentacija, a ako su jednakog kapaciteta
tad se koristi segmentacijsko stranienje.
205. Negativni broj predoen u konotaciji 2. komplementa ima msb
jednak 1.
206. to se tie odnosa brzina sabirnica najbra je PCI, zatim EISA
a najsporija je ISA.
207. Omjer pogotka i promaaja se odraava sa formulom:
Broj_pogodaka/ukupan_broj_pokuaja k-1/k
208. Organizacija LAP moe biti linearna ili u odjecima.
209. IBM smatra da je arhitektura izmeu raunala jednaka ako
imaju jednak skup instrukcija.
210. Pojednostavljeni 8-bitni model procesora je najsliniji
procesoru Motorola 6800.
211. Prijelaz iz korisnikog u nadgledni oblik rada se moe
ostvariti SAMO iznimkom.
-
27
212. Prilikom izvedbe sklopa za posmak se radi postizanja sto
vee brzine prednost daje kombinacijskim sklopovima.
213. Programski model SRISC procesora se sastoji od 32 32-bitna
registra ope namjene, 32-bitnog PC, 32-bitnog IR-a i 16-bitnog
statusnog registra.
214. Upotreba pririne memorije poveava propusnost uskog grla
zbog toga to doputa brz prijenos blokova, pretbribavljanje rijei i
viestruko koritenje rijei.
215. Komponente koje sudjeluju u putu podataka su naee ALU,
interna sabirnica, posmani registri, programsko brojilo, skup
registara ope namjene i privremeni registar i posebni upravljaki
registri.
216. Resetom MC68000 prelazi u nadgledni nain rada i postavlja
zastavice S i I1, I2, I0.
217. Kod sekvencionalnog prijenosa NE mogu se u isto vrijeme
prenositi podaci i instrukcije.
218. Sklopovski stog veliine k n-bitnih rijei se moe najlake
realizirati pomou n k-bitnih posmanih registara.
219. Sklop za prireivanje operanda B je jednostavni 2-razinski
sklop.
220. Kod sustava segmentacije smjetanje blokova se vri pomou 3
glavna algoritma:
a) algoritam najboljeg pristajanja
b) algoritam najgoreg pristajanja
c) algoritam binarnih drugova
221. Srisc procesor ima instrukciju uvjetnog grananja tako
obavljenu da provjrava sadraj jednog od 32 32-bitna registra u
sklopu registara.
222. Na temelju uprog. brojila se moe odrediti kapacitet uprog.
upravljake memorije.
223. Tipian broj cjelobrojnih registara kod RICS procesora je do
32.
224. Tijekom dekodiranja instrukcije u RICS procesoru nije mogue
dobavljati operande jer jo nije poznata operacija.
225. U denningovom modelu tablica preslikavanja je jednaka sumi
FAP i LAP.
226. U procesoru MC68000 postoje fiziki ostvarena dva kazala
stoga a to su 32-bitni A7 i A71.
227. Kod protone strukture faktor ubrzivanja je M gdje je M broj
protonih segmenata.
228. Da bi prijekid bio prihvaen IRQ mora biti generiran, maska
mora biti obrisana i tekua instrukcija zavrena.
229. Kod vektorskog prekida vektor je jednoznaan za svakog
uzronika prekida.
230. Zahtjev za prekid moe biti onemoguen, nerijeen ili
aktivan.
231. Zatita procesa objedinjuje sigurnost i privatnost.
-
28
232. Da bismo mogli realizirati 8-bitni kombinacijski sklop za
posmak koji moe vrstiti pomak za 2 mjesta u jednom taktu moramo
koristiti 8MUX4/1
233. Tijekom izvoenja bilo koje logike operacije bit Q MORA biti
0.
234. Logike operacije ne trebaju Ci bit, stoga nam prilikom
logikih operacija nije vano u kojem je on stanju.
235. Prilikom oblikovanja logike sekcije u ALU dodali smo
dodatnu variablu K koja se koristi za izvedbu logike operacije
I.
236. S obzirom da su u 40-bitnoj rijei bile smjetene dvije
instrukcije von Neumannovo raunalo je imalo programsko brojilo
veliine 13 bita. Kad smo ve kod frajera Neumanna mogu dodati da je
njegov RAM bio 4K 40 bita.
A sad lijepo proitajte i knjige koje vam je predloio profesor
Ribari.
SRETNO NA ISPITU!!