apeg.ac.meapeg.ac.me/nastava/VHDL 2016 Test kolokvijum.docx · Web viewVHDL, 2016, SPR, Test kolokvijum 1) a) Projektovati kola multipleksera 2/1 i multipleksera 4/1 i kreirati odgovarajuće

VHDL, 2016, SPR, Test kolokvijum

1)

a) Projektovati kola multipleksera 2/1 i multipleksera 4/1 i kreirati odgovarajue simbolje. Priloiti kodove.

b) Na osnovu donje slike projektovati multiplekser 8/1 koristei dizajnirane simbole. Priloiti kod i simulacioni dijagram.

2)

a) Projektovati VHDL kod MAX_MIN koristei funkciju:

function MAX_MIN(A, B: in integer; D: in bit, ) return integer is

.

end MAX_MIN;

Aka je D=0 funkcija vraca maximalnu vrijednost (najveci od) ulaznih parametara A,B ako je D=1 funkcija vraca minimalnu vrijednost (najmanji od) ulaznih parametara .

b) Isti zadatak uraditi upotrebom podprograma tipa procedure

Priloiti kod i simulacione dijagrame.

3)

a) Projektovati kolo N-bitnog UP brojaa u VHDLu. Osnova brojanja se odredjuje generikom konstantom N. Broja posjeduje CLR ulaz koji je aktivan sa logikom 1. Priloiti kod i simulacione dijagrame, fclk=1ms.

b) Projektovati kolo BCD-7 SEGMENT dekodera u VHDLu koji se moe prikljuiti na izlaze gornjeg brojaa u sluaju da je N=4 (etvorobitni).

c) U grafikom editoru simulirati rad sistema broja-bcd-7 segment dekoder koristei razvijene simbole pod a) i b). Ilustrovati brojaku sekvencu, segment je aktivan logikom 0.

Za sluajeve a) i b) priloiti kod a za c) emu i sim. dijagrame.

Trajanje test kolokvijuma 1h i 30min