Alcuni dei corsi ISICT

Attività formativa 2 CLM Istituto Superiore di Studi in ICT –

Università degli Studi di Genova

Principali corsi seguiti durante il CLM

NanotecnologieMetodologie e normative per lo sviluppo di

software e sistemiQualità e ImpresaRobotica

PROGETTAZIONE E REALIZZAZIONE DI DSP PER DECODIFICA COERENTE IN

SISTEMI DI TRASMISSIONE A 400GBit/s SU FIBRA OTTICA

Matteo Lodi

Questo progetto è stato realizzato nel COSMIC lab

Con lo scopo di sviluppare un DSP per la decodifica coerente per sistemi in fibra ottica a 400 Gbit/s

5

Descrizione del sistema

Tempo di campionamentoCodifica 16 QAM => 4bit per simbolo448Gbit/s => 112 Gsimboli/s (400Gbit/s più i bit di

sincronizzazione)I dati vengono inviati su due polarizzazioni e su ognuna

viaggiano due portanti

Vengono trasmessi 28 Gsimboli/s per ogni portante per ogni polarizzazione

Frequenza di campionamanto di 56 Gsimboli/sCon un parallelismo di 128 simboli al secondo

necessaria una frequenza di lavoro di 500 MHz

Fujitzu ADC - LUKE-ES• Resolution : 8-Bit• 4 Channels (2 x IQ pairs)• Sampling Rate : 55 – 65

GS/s• Output Rate: 128Samples

@ 511.9MHz• 0.9V Data Output Clock @

511.9MHz• REFCLK÷N programmable

output clock• REFCLK÷N programmable

output clock

Progettazione dell’equalizzatoreServe un equalizzatore per ogni

polarizzazione per ogni portanteOgni equalizzatore pesa il campione attuale e

gli L campioni precedenti delle due polarizzazioni per ogni portante

Il parametro L è stato scelto uguale a 11 in base ai risultati ottenuti dal CNIT con simulazioni MATLAB del sistema

Progettazione dell’equalizzatore

Moltiplicatore complessoRe+j Im = (A+jB)*(C+jD)

RisultatiFPGA scelta : Virtex 7Frequenza di clock : 60 MHzLatenza : 1 ciclo di clockErrore massimo: LSB dovuto ad errore di

troncamento

Problema dovuto ai sommatori?

Progettazione dell’equalizzatore

RisultatiFPGA scelta : Virtex 7Frequenza di clock : 70 MHzLatenza : L ciclo di clockErrore massimo: LSB dovuto ad errore di

troncamento

Analizzando meglio i risultati si è trovato che il vero collo di bottiglia sono i moltiplicatori => inplementazione pipeline

Pipeline multiplier

Pipeline multiplier

Progettazione dell’equalizzatore

RisultatiFPGA scelta : Virtex 7Frequenza di clock : 480 MHzLatenza : L+nbit+2Errore massimo: LSB dovuto ad errore di

troncamento

Frequenza ritenuta accettabile dato che si ritiene che la stessa possa crescere ancora se il circuito viene realizzato su ASIC

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Strategia di decisione per modulazione 16 QAM

0 0 1

1

0

0

I livelli dati dalla conversione ADC costituiscono i valori che formano la costellazione Migliori prestazioniProbabilità di

errore ridottaUtilizzo della

codifica Gray

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ValidazioneTest bench con n=200000 campioniPercentuale di errore=1.6% dovuto all’

errore di quantizzazione

Modello matematico

CircuitoDecisore

stimoli

Report

Sono uguali?