아날로그집적회로설계

1 / 56반도체공학 - 아날로그집적회로설계

반도체공학

아날로그집적회로설계

(Analog Integrated Circuit Design)

김 영 석


목차목차

1. 집적회로 설계 및 칩 제작 흐름

2. SPICE2. SPICE

3. 3. 레이아웃레이아웃

4. 4. 회로회로 설계설계 및및 레이아웃레이아웃 예예

4.1 4.1 공통소스증폭기공통소스증폭기

4.2 CMOS 4.2 CMOS 인버터인버터

4.3 CMOS OPAMP4.3 CMOS OPAMP


1.집적회로 설계 및

칩제작 흐름


MASK제작

회로설계

WAFER

FAB 제조

ASSEMBLY

PROBETEST

FINALTEST

완제품

Wafer Test

PKG Test

WAFER

6개월

1주일

2~3개월

2일

1주일

집적회로집적회로 설계설계 및및 칩제작칩제작 흐름흐름

1주일 9~10개월


집적회로집적회로 설계설계 방식방식

상향식 설계방식과 하향식 설계방식

상향식(Bottom-up)

SchematicSchematic(Min. Logic)(Min. Logic)

LayoutLayout SimulationSimulation Full LayoutFull Layout ChipChip

하향식(Top-down)

HDL CodeHDL Code(Full System)(Full System)

SimulationSimulation SynthesisSynthesis Full LayoutFull Layout ChipChip


집적회로집적회로 설계설계 흐름흐름

1. 회로 설계 및 해석

Specification

Circuit Design using 연필, 손 및 머리

2. 회로 시뮬레이션

회로 SPEC 확인

아날로그집적회로 - SPICE

디지털집적회로 - 논리 시뮬레이터

3. 레이아웃

아날로그집적회로 - Full Custom

디지털집적회로 – Auto P&R

Layout, DRC, ERC, LVS

SPICE 시뮬레이션


2. SPICE


회로회로 시뮬레이션시뮬레이션 -- SPICESPICE

SPICE(Simulation Program with Integrated Circuit Emphasis)

1970년대 U.C.Berkeley 개발

범용 회로 시뮬레이터

다이오드, JFET(Junction FET), MOSFET, MESFET(Metal Semiconductor

FET )등의 반도체 소자와 저항, 콘덴서, 인덕터 등의 수동 소자에 대한 모델을 내장

소자 모델을 정확하게 명시 => 정확한 회로 시뮬레이션 결과

종류

가장 범용으로 사용되어온 PC 용 PSPICE

어느 정도 반도체/고주파 해석이 가능한 HSPICE, MicroSpice

시스템 레벨의 계산을 고려한 IsSpice 등


SPICE SPICE 시뮬레이션시뮬레이션 종류와종류와 내용내용

비선형 DC 분석 : DC 특성 분석 및 바이어스 계산

비선형 transient 분석 : 타이밍 특성 분석

선형 ac 분석 : 주파수 특성 분석

그 외 잡음 분석, 왜곡 분석, Fourier 분석

DC sweep

DC transient

AC sweep


SPICE SPICE 입출력입출력 파일파일 형태형태

SPICE 입력파일

circuit_name.sp (example)Title line 회로소자 및 연결해석방식( .DC .TRAN .AC .OP .NOISE 등) 출력방식( .PRINT .PLOT 등) 소자의 모델 파라미터.END

SPICE 출력파일

circuit_name.lisOutput Listing

circuit_name.icOperating point node voltages (initial conditions)

circuit_name.st0Output Status

inverter.tr0Transient analysis results for the 1st CLOAD value

circuit_name.tr1Transient analysis results for the 2nd CLOAD value


SPICE SPICE 입력파일입력파일 예예

MOS 회로 (INVERTER)

Inverter Circuit* example circuit.OPTIONS LIST NODE POST.TRAN 200P 20N SWEEP TEMP -55 75 10.PRINT TRAN V(IN) V(OUT)

M1 OUT IN VCC VCC PCH L=1U W=20UM2 OUT IN 0 0 NCH L=1U W=20UVCC VCC 0 5VIN IN 0 0 PULSE .2 4.8 2N 1N 1N 5N 20NCLOAD OUT 0 .75P*this is the load capacitance

.MODEL PCH PMOS LEVEL=1 VTO=1V

.MODEL NCH NMOS

.END

SPICE NETLIST


SPICE SPICE 작업작업 환경환경

models

SPICE voltage source

statements

SPICE

OutputListing

file

Display Tool

Stimulus

CircuitModels

OUTPUT OPTIONS

Voltage &Current Display

NetlistThird-party

tools


SPICE ModelSPICE Model

SPICE 시뮬레이션의 정확성은 모델과 그 변수에 좌우.

BJT 혹은 HBT: Ebers-Moll Model과 Gummel-Poon Model이 있는데 주로 후자를 사용.

SPICE LEVEL=1: Gummel-Poon Model

SPICE LEVEL=2: Quasi-Saturation Model(Base Push-out Effect 고려)

HSPICE MOSFET(SPICE3):

LEVEL=1(SPICE3 LEVEL=1): Schichman-Hodge Model

LEVEL=2(SPICE3 LEVEL=2): Analytic Model

LEVEL=3(SPICE3 LEVEL=3): Semi-empirical Model

LEVEL=13(SPICE3 LEVEL=4): BSIM1, Submicron Model

LEVEL=28: BSIM Based

LEVEL=49(SPICE 3 LEVEL=8): BSIM3v3, 현재 가장 많이 사용

BSIM4: RF Model 추가


BJT BJT GummelGummel--PoonPoon Model(1)Model(1)

가장 많이 사용하는 BJT/HBT 모델

모델 특징:

저전류 전류이득 감소 모델

Base-Width Modulation

High-Level Injection

RB(IB)

CJCi=XCJC*CJC, CJCx=(1-XCJC)*CJC

총 40개 변수(DC18, CV11,AC6,기타5)

주요 변수:

IS: Saturation Parameter

BF: Forward Current Gain

VAF: Early Effect

TF: Forward Transit Time

),( BCCFF VIfunction=τ

BFIIeVAFV

II CBVV

BC

SC

TBE / ,/1

/ ≈+

≈

TT

Co f

fVAF

Irπ21 , ≈≈


BJT BJT GummelGummel--PoonPoon Model(2): LargeModel(2): Large--Signal ModelSignal Model

Active영역에서동작할때

])(1[

)()/1(

/)/24(/14411

),tan

tan)((3

)1(//1

)1()1(

/44.1/2

''''

''

2

2

2'

//

''''

////

''

''

''''

VTFV

CC

CCFF

EB

CCFF

EB

DEDE

MJEEB

JE

B

Bbb

VTNFV

CBEBC

VTNEVVTNFVB

CB

EB

EBEB

eITFI

IXTFTF

dVId

dVdQC

VJEVCJEC

IRBIIRBI

zzz

zzRBMRBRBMr

eVAFVVARV

ISI

eISEeBFISI

++=

==

−=

++−=

−−+=

−++

=

−+−=

τ

τ

ππ


Transistor Transistor 어원과어원과 SmallSmall--Signal Signal 모델모델

트랜지스터(Transistor)= Transferred + Resistor

Transferred=넘어서 혹은 다른쪽으로,

Resistor=저항

TransResistance(rt)=1/Transconductance(gm)

v

+

-

Resistor

i=v/r

Trans-Resistor=Transistor

+

-

i= vc/rt = gm vc

vc


BJT BJT GummelGummel--PoonPoon Model(3): SmallModel(3): Small--Signal ModelSignal Model

Transconductance:

2nd Order Effects:

+

-

ro

B

vbe rpi gm vbe

C

E

icCpi

Cmu

bemCbeTCCTbeBEcCC vgIvVIIVvVIiIi +=+≈+=+= )/(]/)exp[(0

CapJunctionBCCvivQC

ivrivr

BEFFCBEn

CCEo

BBE

/)(/

//

=∂∂=∂∂=

∂∂=∂∂=

µ

π

π

τ


BJT BJT GummelGummel--PoonPoon Model(4): Model(4): 주파수주파수 특성특성

Cutoff Frequency(fT): Short Circuit Current Gain =1인 주파수

1/2πfT=RC 시정수+ Transit Time + Miller Capacitance 시정수Transit Time=(Emitter Delay)

+(Emitter-Base Space Charge Region Delay)

+(Base Transit Time) + (Base-Collector Space Charge Region Delay)

Maximum Oscillation Frequency:

Power Gain=1인 주파수

JCVTFV

CC

CC

m

JCJE

T

CRCREeITFI

IXTFTFg

CCf

CB )(])(1[2

1 /44.1/2 '' +++

+++

=π

µπ Crffbb

T

'max 8

=

fT

ICVCE1

VCE2ITF

VTF

XTF


MOSFET MOSFET 동작원리동작원리(Pinch(Pinch--off)off)

(a) Vgs>Vth, Vds small: Simple Linear Resistor, Ids ∼ Vds(b) Vds 증가: 드레인쪽 채널깊이 감소, Nonlinear Resistor, Ids ~ f(Vds)

(c) Vds=Vdsat=Vgs-Vth: Pinch-off 발생, Ids=Idsat

(d) Vds>Vdsat: Vds 증가분은Pinch-off 영역에 걸림. Ids ~ drift current ~ Vdsat/Leff ~ constant ~ Idsat (Vdsat 및Leff 일정, Long-Channel)

Short-Channel: Leff 감소 => Ids 증가 (Channel Length Modulation)


MOSFET MOSFET 동작원리동작원리(Pinch(Pinch--off)off)

region saturationfor 2)(21

regionlinear for ]2/)[(

,

)]([

)()](2[)(

thV

gsV

LW

oxC

eff

dsV

dsV

thV

gsV

LW

oxC

effdsI

dydV

EEeffn

WQdrift

vn

WQds

I

yVthVgsVoxC

ybQyVffbVgsVoxCynQ

−=

−−=

−=−=−=

−−−≈

−−−−−=

µ

µ

µ

α

φ

참조: Depletion Charge Approximation에따라 LEVEL=1,2,3로나누어짐


MOSFET MOSFET 동작원리동작원리(Velocity Saturation)(Velocity Saturation)

Submicron 소자는 채널이 Pinch-off하기전에 전자의 속도가 포화되어 Ids가 포화된다.

IDS

Pinch-off(long-channel)

Velocity saturation(short-channel)

VDS VGS -VTH

region saturationfor ][

regionlinear for ]2/[/1

)(

/1

][

)](2[

satv

dsatV

thV

gsV

oxC

dsV

dsV

thV

gsV

LW

oxC

LsatEdsVeff

Eeff

yV

WI

I

EEWQvWQI

VVC

QyVVVCQ

ds

ds

satndriftnds

thgsox

bffbgsoxn

α

α

α

φ

µ

µ

−−

−−+

=

=

+−=−=

−−−≈

−−−−−=


MOSFET LargeMOSFET Large--Signal Signal 모델모델

CGB

RSS

CGS CGD

G

D

B

CBS CBD

RD

IDS

SourceGate

Drain

N+ N+

P-sub


IdsIds--VdsVds 모델모델: (1) : (1) SchichmanSchichman--Hodge Model Hodge Model (HSPICE LEVEL=1)(HSPICE LEVEL=1)

Delpetion Charge는 드레인으로 갈수록 증가

하나 이를 일정하다고 가정하고 IDS-VDS유도

주요변수:

region saturationfor 2)(21

regionlinear for ]221

)[(0

)(

2)(2

)()](2[)(

thV

gsV

LW

oxC

n

dsV

dsV

thV

gsV

LW

oxC

n

dsV

dVynQox

Cnds

I

sbVfoxCyVsbVfox

CbQ

ybQyVffbVgsVoxCynQ

−=

−−=−=

+−≈++−=

−−−−−=

∫

µ

µµ

φγφγ

φ

)(LAMBDA),2PHI(),GAMMA()(VT0),/(TOX),KP(

f

0n

λφγεµ

====== thoxoxox VCC


IdsIds--VdsVds 모델모델: (2) Analytic Model: (2) Analytic Model(HSPICE LEVEL=2)(HSPICE LEVEL=2)

Delpetion Charge 변화를 그대로 적분하여 IDS-VDS식 유도

4

22 where

region saturationfor ) (

regionlinear for }]2/3)(2/3){(32

)21

[(

)(2

22

22

2

γγ

γ

γ

µ

φγ

φ

φφ

φ

++−−−=

=

−+−

−−=

++−=

−+

++

−

sbVfbVgsVfb

Vgs

Vdsat

V

dsatV

dsV

dsI

sbV

sbV

gsV

dsV

dsV

fbV

gsV

LW

oxC

ndsI

yVsbVfoxCbQ

f

ff

f


IdsIds--VdsVds 모델모델: (3) Semi: (3) Semi--empirical Model empirical Model (HSPICE LEVEL=3)(HSPICE LEVEL=3)

Depletion Charge를 Taylor Series Approximation 함.

region saturationfor 2][1

regionlinear for ]5.0[

)(

2

5.0 where

)](2[)(2

2

1 where][

)](2[

thV

gsV

LW

oxC

n

dsV

dsV

thV

gsV

LW

oxC

n

yV

sbVf

yVsbVfoxCyVsbVfox

CbQ

ds

ds

thgsox

bffbgsoxn

I

I

VVC

QyVVVCQ

−

−−

=

+=

•++−≈++−=

=

=

+−−−=

−−−−−=

µα

αµ

γδαα

φδ

δφγφγ

φ


IdsIds--VdsVds 모델모델: (4) BSIM3 Model: (4) BSIM3 Model(HSPICE LEVEL=49)(HSPICE LEVEL=49)

Submicron 소자를 위한 모델, 모든 변수들의 W, L 의존성을 모델링

LEVEL=3와 유사하게 Depletion Charge를 V에 대해서 선형화 함. 이때L,W 의존성 및 기판바이어스 영향 등이 포함됨

region saturationfor ][

regionlinear for ]2/[/11

),1,0,,0,,1( where

)(

/1

][

satv

dsatV

bulkA

thV

gsV

oxC

dsV

dsV

bulkA

thV

gsV

LsatEdsVLW

oxC

eff

Eeff

KetaBBAgsAXJKfbulk

A

yVbulk

A

WI

I

EEWQvWQI

VVCQ

ds

ds

satndriftnds

thgsoxn

−−

−−+

=

=

=

+−=−=

−−−=

µ

µ


MOSFET 2MOSFET 2ndnd--Order EffectsOrder Effects

1. Body Effects(GAMMA):

소스-기판 역방향전압을 증가하면 문턱전압 증가하는 형상

VSB증가=>Qb증가=>Qn감소(VGB일정, Qn+Qb=-Qg일정)=> 채널을ON시키기 위해서는 더 높은 게이트 전압필요, 즉 Vth 증가

2. Channel Length Modulation

VDS증가

=>유효채널길이 감소, DIBL, hot-electron current, 직렬저항효과

=>IDS증가(출력저항 감소)

)22(0 fsbVfthVthV φφγ −++=

),(

, )(

)( where

)1(

dsVgsVdsdVdsdI

dsatI

AV

LsatEbulkAthVgsV

LsatEthVgsV

dsatV

AVdsatVdsV

dsatIdsI

=+−

−=

−+=



3. Parasitic Capacitances

(1) Gate Capacitances:

Triode영역

Saturation 영역

Cutoff 영역

LCGBOgbC

WCGDOox

WLCgdC

WCGSOox

WLCgsC

•=

•+=

•+=

2121

LCGBOgbC

WCGDOgdC

WCGSOox

WLCgsC

•=

•=

•+=32

LCGBOox

WLCgbC

WCGDOgdC

WCGSOgsC

•+=

•=

•=



3. Parasitic Capacitances

(2) Junction Capacitances:

Cbs, Cbd는 PN Junction Capacitance로 Gate Capacitance의 약 20% 정도.

전압의 함수.

Area 및 Perimeter 성분으로 나누어짐.

SPICE Netlist에 AD,AS,PS,PD를 포함시켜야 함.

MJSWPBSWVbd

PDCJSW

MJPB

VbdADCJ

bdC

MJSWPBSWVbs

PSCJSW

MJPBVbs

ASCJbsC

)1()1(

)1()1(

−

•+

−

•=

−

•+

−

•=


CapacitanceCapacitance를를 고려한고려한 SPICE SPICE NetlistNetlist 작성작성

드레인및소스면적: AS=AD=6*14 = 84um2둘레길이: PS=PD=2(6+14) = 40umM1 d g s b CMOSN L=9u W=14u

+ AD=84E-12 AS=84E-12 PD=40E-6 PS=40E-6.MODEL CMOSN NMOS LEVEL=2

+ VTO=0.90 KP=4.55E-05 TOX=4.35E-08+ UO=570 GAMMA=0.42 LAMBDA=2.9E-02 + CGDO=2.85E-10 CGSO=2.85E-10 + CGBO=4.09E-10 CJ=1.04E-04 CJSW=2.17E-10 + MJ=0.66 MJSW=0.18 PB=0.8

(sat) 7532

(sat) 3.5

8.3

)0( 6.17)1()1(

fFWCGSOWLCC

fFWCGDOC

fFLCGBOC

oxgd

gd

gb

bsV

bdVfF

MJSWPBSWVbs

PSCJSW

MJPBVbs

ASCJbd

CbsC

=•+=

=•=

=•=

===−

•+

−

•==


MOSFET SmallMOSFET Small--Signal ModelSignal Model

+

-

vgs

G

S

D

gm vgs ro

id

CGS

CGD

Transconductance:

2nd Order Effects:

Channel Length Modulation:

Gate-Source Cap:

Gate-Drain Cap: Overlap Cap

gsmDgstGSDtgsGSdDD vgIvVVKIVvVKiIi +=−+≈−+=+= )](2[)( 2

)1()( 2DStGSD VVVKI λ+−=

Do I

rλ

1=

WLCC oxGS 32

=


3. 레이아웃


레이아웃레이아웃 설계설계

.

레이아웃 이란 ?

설계된 IC 회로를 웨이퍼상에 구현하기 위한 마스크를 제작하는데 필요한 데이터를만드는 과정으로 반도체 공정에서 요구하는 설계규칙(Layout Design Rule)에 맞추어 전기적 특성을 갖는 반도체 소자(트랜지스터, 저항, 캐패시던스 등)를 설계된 회로에 따라 배치하고 배선하는 일련의 작업을 말함.

레이아웃 방법

워크스테이션 이나 PC 상에서 레이아웃 편집기 등의 레이아웃 관련 소프트웨어를 이용하여 패턴화 작업을 하며 작업 방식에 따라수동으로 작업하는 Full Custom 방식자동 배치/배선 툴을 이용하는 Auto P&R (Placement & Routing) 방식과두 방식을 모두 사용하는 Semi Custom 방식으로 나눈다.


레이아웃레이아웃 방법방법: Full Custom: Full Custom

.

Full Custom 레이아웃

100% 수동으로 레이아웃하는 방법

OPUS, IC graph, Expert 등의 레이아웃 툴 사용

Floor Plan 단계부터 최종 전체 칩 레이아웃까지 수동으로 진행

TAT(Turn-Around Time)는 길어지는 대신 의도된 대로 레이아웃 가능

주로 아날로그 IC나 셀 라이브러리 등에 적용

수동 레이아웃된 셀

수동 배선


레이아웃레이아웃 방법방법: Auto P&R: Auto P&R

.

Auto P&R

준비된 셀(Standard Cell)을 이용하여 설계된 Netlist를 입력받아 자동 레이아웃 툴을이용하는 방법

Avant!社의 Apollo나 cadence社의 Silicon Ensemble 이용 배치와 배선을 모두

자동으로 하는 관계로 TAT 단축됨

설계 시작시 셀 라이브러리가 완벽히 준비 되어 있어야 함

최근 들어 레이아웃 품질 향상 및 반복 횟수 단축을 위해 Clock Tree

Synthesis(CTS),Timing Driven Layout(TDL)등 고급 기능 많이 사용

주로 디지털 IC에 적용

셀 라이브러리

자동 배선


레이아웃레이아웃 방법방법: Semi Custom: Semi Custom

.

Semi Custom 레이아웃

• 필요에 따라 Full Custom 레이아웃 과 Auto P&R을 적절히 이용

• 칩 내부의 아날로그 블록은 Full Custom으로 작업하고 전체 칩은 Auto P&R Tool을

이용하거나 디지털 블록은 Auto P&R로 진행하고 기타 아날로그 블록과 전체 칩은 Full

Custom으로 작업하는 등 TAT 단축과 레이아웃 품질 향상을 위해 두 가지 방법을 모두 사용

• 주로 Mixed IC에 적용

수동 레이아웃된 셀

수동과자동 배선

+셀 라이브러리


레이아웃레이아웃 설계설계 규칙규칙

CONTCONT

NWELL

PDIFF

POLYPOLY

Layers

MET1MET1

MET2MET2

VIA1VIA1

Extract ruleExtract rule

Physical rulePhysical rule

Connecting ruleConnecting rule

• PMOS 레이아웃

NWELL 크게 그리고 PDIFF을 그린 다음 그 가운데로POLY 가 지나간다.

• 물리 규칙

POLY, PDIFF 등 각 레이어마다 폭과 길이 규격이있고, PMOS 는 반드시 NWELL 위에 있어야 한다.

• 연결 규칙

PDIFF을 CONT 을 통해서 MET1과 연결한다.

도로에는 도로 교통법칩 레이아웃 에는 설계 규칙


레이아웃레이아웃 –– 설계설계 흐름흐름

Schematic Editor

SPICE

Layout Editor

DRC ERC LPE LVS

SPICE


레이아웃레이아웃 설계설계 검증검증

DRC (Design Rule Check)

Layer 또는 Layer 간의 너비, 길이, 간격, enclosure, isolating 등의 설계 규칙을검사한다.

Extract

연결정보(connectivity), 디바이스(device : MOS, resistance etc…),

기생소자(parasitic resistance, parasitic capacitance) 등을 추출해 내어netlist를 작성한다.

ERC (Electrical Rule Check)

단락, 개방 등을 검사한다.

LVS (Layout Versus Schematic)

레이아웃된 회로를 추출기를 통해 회로정보를 추출하여 스키매틱 회로와 같은 지를 비교해 준다. Net 연결정보, 소자 개수 종류, 소자 파라미터 등


레이아웃레이아웃 설계설계 흐름흐름


레이아웃레이아웃 설계설계 규칙규칙 검사검사

CONTCONT

NWELL

PDIFF

POLYPOLYA B C D

E

Layout Layers

Physical Design Rules

A: Poly Minimum WidthB: Contact Minimum WidthC: Min. Contact Enclose by P-Diffusion

D: Min. P-Diffusion Enclose by N-well

E: Min. Poly Extension Over P-Diffusion


레이아웃레이아웃 설계설계 추출기추출기

Layout

Device & netlistextraction

Extracted PMOS


레이아웃레이아웃 설계설계 ERC ERC

VDD

GND

shorted path


레이아웃레이아웃 설계설계 LVSLVS

Extracted Netlist

COMPARE

Schematic Netlist


.

레이아웃레이아웃 기본기본 셀셀 구조구조 예예

GND

MET1MET1

MET2MET2

VIA1VIA1

NWELL

B.BOXB.BOX

VDD

115λ

10λ

20λ

30λ

8λ4λ 25λ

57.5λ

20λ

10λ

PMOS

NMOS

• Cell Height : 115λ

• Cell Width : 8λ×N

• Port-to-port Pitch = 8λ

• Cell Boundary

-> Boundary Box Layer

1λ=0.3µm


레이아웃레이아웃 예예 -- 인버터인버터

레이아웃

GND

VDD

Layers

NWELL

PDIFF

POLYPOLY

CONTCONT VDDVDD

GNDGND

BBAA

스키매틱

MET1MET1

MET2MET2BBAA

VIA1VIA1


4. 회로 설계 예


예제예제: Common: Common--Source Amp. Source Amp.

다음 회로의 (1) low-frequency gain, (2) bandwidth 구하라. 단, MOSIS CN20변수 이용할 것.


예제예제: Common: Common--Source Amp. Source Amp. 해석해석


예제예제: Common: Common--Source Amp. SimulationSource Amp. Simulation

.title CS_Amp.

.option

.op

.inc hspice.inf******************* analysis *******************.ac dec 10 100K 100MEG .plot ac v(out)**************** input & supply ****************vdd 1 0 6.0vvss 2 0 -2.5*vin 3 0 ac 1 pulse (0 1 0u 0u 0u 5u 10u) vin 3 0 ac 1 ******************** circuit *******************M1 out 4 2 2 CMOSNB l=5u w=5u ad=36E-12 as=36E-12 pd=24E-6 ps=24E-6M2 out out 1 1 CMOSPB l=15u w=5u ad=36E-12 as=36E-12 pd=24E-6 ps=24E-6 r1 3 4 500k.end


예제예제: CMOS Inverter: CMOS Inverter

다음 회로의 (1) transfer char., (2) low-frequency gain, (3) delay(tpHL, tpLH)를 구하라. 단, 다음의 변수들을 HSPICE 입력 파일에 넣어서 사용할 것(LEVEL=1).

04.0,1.0

/202,1||

520)(,

510)(,5

22

==

====

===

λ

µµµ

µµ

µµ

pFC

VACCVVV

mm

LW

mm

LWVV

L

oxpoxnthpthn

pnDD


예제예제: CMOS Inverter : CMOS Inverter 해석해석


예제예제: CMOS Inverter Simulation: CMOS Inverter Simulation

.title CMOS inverter

.option POST=2

.op**************** analysis ******************.tran 0.1n 10n.plot tran v(3) *.ac dec 10 100k 10G *.dc vin 1 4 0.01*.plot ac v(3) *.plot dc v(3)************** input & supply **************vdd 1 0 5vvin 2 0 dc 2.5 pulse (0 5 1n 1p 1p 4n 8n)*ac 1 ***************** circuit ******************M1 3 2 0 0 nch l=5u w=10uM2 3 2 1 1 pch l=5u w=20u c1 3 0 0.1p ************** model parameter **************.model nch nmos level=1 vto=1v kp=20e-6 lambda=4e-2.model pch pmos level=1 vto=-1v kp=10e-6 lambda=4e-2 .end


예제예제: CMOS OP AMP: CMOS OP AMP

다음 회로의 (1) DC 해석, (2) transfer char. 구하고 이로부터 low-freq gain 계산하라. (3) 주파수 특성을 구하고 이로부터 low-freq gain 및 f3dB를 구하고, (4) transient 해석을 하여 low-freq gain 및 SR(slew rate)를 구하라(f=1kHz). 단, 다음의 변수들을 HSPICE 입력 파일에 넣어서 사용할것(LEVEL=1).

AIpFC

VACC

VVVVVV

REFC

oxpoxn

thpthnSSDD

µλ

µµµ

25,04.0,10

/202

1||,5

22

===

==

====


예제예제: CMOS OP AMP : CMOS OP AMP 해석해석


숙제

각 예제 회로의 PSPICE 시뮬레이션 및 레이아웃(MYCAD이용)

참고자료

IDEC 반도체공학 강의자료, 1994

아날로그집적회로설계

Documents

5u ad 36e

full custom auto

channel length modulation

signal model transconductance

sb ox ox

2nd order effects

cmos op amp

order effects 3