Arhitektura mikrosistema Sekvencijalne komponente • Vrednosti izlaza zavise ne samo od trenutnih vrednosti ulaza, već i od ranijeg ponašanja kola (od predistorije) • Sadrže memorijske elemente koji zadržavaju, tj. memorišu vrednosti logičkih signala. • Stanje memorijskog elementa: – memorisana vrednost 0 ili 1 • Stanje sekvencijalnog kola: – Stanja svih memorijskih elemenata • Sa promenom ulaza menja se stanje kola => kolo vremenom prolazi kroz niz (sekvencu) stanja => sekvencijalno kolo • Izlazi zavise od ulaza i stanja kola • Mogu biti: – Asinhrona – Sinhrona
53
Embed
4. Komponente 2es.elfak.ni.ac.rs/ams/Materijal/4_ Komponente_2.pdfArhitektura mikrosistema Šeme (heuristike) kodiranja stanja •Binarno kodiranje: –Minimalnan broj bita za kodiranje
This document is posted to help you gain knowledge. Please leave a comment to let me know what you think about it! Share it to your friends and learn new things together.
Transcript
Arhitektura mikrosistema
Sekvencijalne komponente• Vrednosti izlaza zavise ne samo od trenutnih vrednosti
ulaza, već i od ranijeg ponašanja kola (od predistorije)• Sadrže memorijske elemente koji zadržavaju, tj.
memorišu vrednosti logičkih signala.• Stanje memorijskog elementa:
– memorisana vrednost 0 ili 1• Stanje sekvencijalnog kola:
– Stanja svih memorijskih elemenata• Sa promenom ulaza menja se stanje kola => kolo
vremenom prolazi kroz niz (sekvencu) stanja => sekvencijalno kolo
• Izlazi zavise od ulaza i stanja kola• Mogu biti:
– Asinhrona– Sinhrona
Arhitektura mikrosistema
Asinhrona i sinhrona sekvencijalna kola
• Asinhrona: menjaju stanje uvek kada se desi promena ulaznih signala
R
S Q
Povratna veza. Ne postoji kod kombinacionih
kola !
Arhitektura mikrosistema
Sinhrona sekvencijalna kola
• Sinhrona ili taktovana: – Menjaju stanje u fiksinim vremenskim trenucima, određeni
rastućom ili opadajućom ivicom taktnog signala.– Taktni period: vremenski interval između dve uzastopne
promene taktnog signala u istom smeru– Taktna frekvencija: recipročna vrednost taktnog perioda
D3 D2 D1 D0
Registar
Q3 Q2 Q1 Q0
Load
Taktni signal
Arhitektura mikrosistema
Standardne digitalne komponente (moduli)
• Sekvencijalne komponente– Sadrže memorijske elemente, kao što su leč
kola i flip-flopovi.– Izlazne vrednosti zavise ne samo od tekućih
već i od prethodnih ulaznih vrednosti– Registarske komponente
• prihvatni, pomerački i brojački registri• memorijske strukture (RAM, FIFO, stek) • staze podataka i • upravljačke jednice
Arhitektura mikrosistema
Leč kola i flip-flopovi• Leč kola - osnovni asinhroni memorijski elementi
• Flip-flopovi - osnovni sinhroni memorijski elementi
SR leč
D flip-flop
Takt
Ulazi S i R direktno utiču na izlaz i menjaju stanje leča
Vrednost ulaza D je od značaja samo u trenutku rastuce ivice takta
Arhitektura mikrosistema
Tipovi flip-flopovaD Q(next)
0 01 1
T Q(next)
0 Q1 Q’
D Q
Q’
CLR
SET
Ulazi za direktno (asinhrono) setovanje (SET) i resetovanje (CLR)
Arhitektura mikrosistema
Konačni automat• Matematička definicija:
– Uređena petorka <S, I, O, f, h>• S - skup stanja• I - skup ulaza• O - skup izlaza• f - funkcija sledećeg stanja f : S x I → S• h - funkcija izlaza
– Milijev automat h : S x I → O– Murov automat h : S → O
• Binarno kodiranje: – Minimalnan broj bita za kodiranje – Stanjima se proizvoljno dodeljuju bin. kombinacije– Garantuje minimalni broj FF, ali je logika složenija.
• Onehot kodiranje:– Broj bita za kodiranje jednak je broju stanja. Kodovi su oblika:
0001, 0010, 0100 ..(pozicija 1-ce ukazuje na stanje)– Veliki broj FF, ali kombinaciona logika je jednostavnija i brža
• Gary-ov kôd– Minimalni broj bita za kodiranje, ali složenije pravilo za dodelu
kodova stanjima.– Susednim stanjima (tj. povezanim stanjima) dodeljuju se
binarne kombinacije koje se razlikuju na najmanjem broju bita.– Manja složenost u odnosu na binarno koridiranje
S2 S1 S0 Operacije pom.reg------------------------------------------0 0 0 Propuštanje0 0 1 Propuštanje0 1 0 Ne koristi se0 1 1 Ne koristi se1 0 0 Pomeranje na levo1 0 1 Rotacija na levo1 1 0 Pomeranje na desno1 1 1 Rotacija na desno
(b)
(c)
(a)
IE Adresa upisa
Adresa čitanja A
ALU Operacija
Operacija pom.reg.
19 56 4 3 2 1 0
(d)
18 17 16 15 14 13 12 11
Adresa čitanja B
10 9 8 7
OE
Arhitektura mikrosistema
Staza podataka + upravljačka jedinica
RAA2RAA1RAA0REA
RAB2RAB1RAB0
REB
M
S1
S0
S2S1S0
OE
WE
WA0
WA1
WA2
IE
Izlaz
Ulaz
Staza podataka
Upravljackajedinica
Sprovodi algoritam -
Nalaže stazi podataka šta
da radi
Konačni automat
S0
S1
S2
S3
S4
S5
S6
S7
Podatak = Ulaz
BrojJedinica = 0
Maska = 1
Temp = Podatak AND Mask
BrojJedinica = BrojJedinica + Temp
Podatak = Podatak >> 1
Izlaz = BrojJedinica
Start = 1
Podatak = 0
Podatak <> 0
Done = 1
Start = 0
U registarski fajl
Arhitektura mikrosistema
Paralelne staze podataka• Više od jedne operacije u jednom taktnom ciklusu
Registarskifajl
1 0 mux
1 0 mux
ALU Pomerač Množač Delitelj
Ulaz_1 Ulaz_2
Magistrala_1
Magistrala_2
Magistrala_3
Magistrala_4
Magistrala rezultata_1 Magistrala rezultata_2
Arhitektura mikrosistema
Staza podataka - opšti oblik
Arhitektura mikrosistema
Projektovanje upravljačkih jedinica• Upravljačka jedinica - konačni automat• Klasična realizacija - za automate sa velikim brojem stanja, velika
složenost kombinacionih bolokva
D Q
D Q
D Q
.
.
.
Logika sledećeg
stanja
Izlazna logika
.
.
.
Upravljački ulazi Statusni
signali
Upravljački izlazi
Upravljački signali staze podataka
Registar stanja
Arhitektura mikrosistema
Upravljačka jedinica sa dekoderom• Na izlazu dekodera - onehot kod• Jednostavnija realizacija logike sledećeg stanja i logike izlaza
Reg
ista
r sta
nja
Dek
oder
...
...
Logika sledećeg stanja
...
Izlazna logika
...
...
...
Upravljački ulazi
Upravljački signali staze podataka
Statusnisignali
Upravljački izlazi
Arhitektura mikrosistema
Upravljačka jedinica sa brojačem• Pogodno kada većina stanja imaju samo jednog naslednika• Preduslov - kodovi dva sukcesivna stanja se razlikuju za 1• Grananje (napuštanje sekvence) - paralelni upis u brojač
Logika sledećeg
stanja
Izlazna logika
.
.
.
Upravljački ulazi
Statusnisignali
Eksterno grananje
Internogrananje
Upravljački signali staze podataka
Upravljački izlazi
load/count
Arhitektura mikrosistema
Upravljačka jedinica sa stekom• Pojedni delovi automata se realizuju u vidu potprograma i pozivaju iz drugih
delova automata.• Stek - za čuvanje koda stanja koje sledi odmah nakon poziva potprograma
Inkrementer
Logika sledećeg
stanja
Izlazna logika
.
.
.
Upravljački ulazi
Statusnisignali
Upravljački izlazi
Upravljački signali staze podataka
Eksterno grananje
(d)
Arhitektura mikrosistema
Mikroprogramsko upravljanje• Koristi se kod mikroprocesora za realizaciju instrukcija (svaka instrukcija se
izvršava u nekoliko taktnih ciklusa shodno odgovarajućem mikroprogramu)• Mogućnost lakog proširenja (menja se samo sadržaj ROM/PROM-a).