Giovanni Vito Persiano Università degli Studi del Sannio Corso di Circuiti e Sistemi VLSI Facoltà di Ingegneria in ogni istante di tempo, l'uscita dipende esclusivamente dalla combinazione (funzione logica) degli ingressi in quel istante Circuiti combinatori (sequenziali) = circuiti non rigenerativi(rigenerativi) I circuiti combinatori CMOS si dividono in: - logica tradizionale CMOS (FCMOS) - logica a rapporto - logica a pass-transistor - logica DOMINO - logica np-CMOS (NORA) Circuiti statici è Circuiti dinamici è Logico Circuito Logico Circuito Out Out In In Combinatorio Out = (In) f Sequenziale Stato Out = (In, precedenti In) f
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Giovanni Vito Persiano
Università degli Studi del Sannio
Corso di Circuiti e Sistemi VLSI
Facoltà di Ingegneria
in ogni istante di tempo, l'uscita dipende esclusivamente dalla
combinazione (funzione logica) degli ingressi in quel istante
Circuiti combinatori (sequenziali) = circuiti non rigenerativi(rigenerativi)
I circuiti combinatori CMOS si dividono in:
- logica tradizionale CMOS (FCMOS)
- logica a rapporto
- logica a pass-transistor
- logica DOMINO
- logica np-CMOS (NORA)
Circuiti statici �
Circuiti dinamici �
Logico
Circuito
Logico
CircuitoOut
Out
InIn
Combinatorio
Out = (In)f
Sequenziale
Stato
Out = (In, precedenti In)f
- in condizioni statiche, ogni uscita di una porta logica è connessa
alle alimentazioni (V , V ) o a massa mediante un percorso a
bassa resistenzaDD SS
- l'uscita di una porta assume sempre il valore corrispondente alla
funzione logica implementata dal circuito (tranne nei transienti)
Struttura di un circuito statico FCMOS
- Pull-Up Network (PUN) e Pull-Down Network (PDN) sono reti duali
VDD
VSS
PUN
PDN
In
In
In
F =(PUN) G
(PDN)
In1
In2
In3
(Solo dispositivi PMOS)
(Solo dispositivi NMOS)
1
2
3
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- : V e V rispettivamente a V e Vampi margini di rumore OH OL DD SS
- : in condizioni statiche, non esisteun cammino diretto tra V e V (generalmente, a massa)consumo di potenza statico nullo
DD SS
- : condizione ottenibile seguendoun appropriato dimensionamento dei dispositivitempi di salita e discesa confrontabili
Analisi di t con il modello ad interruttorep
capacità di carico C dominanteL
VDD
VDD
VDD
CL
Out CL
CL
Out
Out
Rp
Rp Rp Rp
Rp
Rn
Rn
RnR
n Rn
A
A
A
A
A
A
B B
B
B
Invertitore NAND a 2 ingressi
t =0.69 R Cp ON L
NOR a 2 ingressi
=
RON
,
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- dipende dalla disposizione degli ingressi (2N MOS per N ingressi)
- per l'analisi manuale, usare un valore di R costante dato dalla mediadei valori ai due estremi delle regioni di funzionamento
ON
- il calcolo è analogo a quello svolto per le correnti, ossia:
per t V =V V =V /2p out1 DD out2 DDHL �
per t V =0 V =V /2p out1 out2 DDLH �
Calcolo del valore di RON
Dimensionamento dei dispositivi
VDD
A
B
C
D
D
A
B C
1
2
22
6
6
12
12
Out
- progetto per avere caratteristiche simmetriche statiche (NM =NM )e dinamiche (t =t )
L H
HL LHp p
- progetto svolto nelle condizioni di lavoro più sfavorevoli (worst-case)
- R dipende dalle condizioni di funzionamentoON
porta logica D+A(B+C)
- Multipli della dimensione minima
- Diversi valori di mobilità ( 2.5 : 3 )� � �n p
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porta NAND CMOS
Il termine a M opera su t ed è dovuto a:2 pHL
2
a) aumento della resistenza NMOS
b) aumento della capacità NMOS
- : occorrono 2M MOS (area eccessiva), aumentanocapacità complessiva e resistenza serie del MOS
fan-in M elevato (>4)
- : aumenta la capacità C di carico di un fattore pari aN*2C , con C capacità di gate del singolo MOS
fan-out N elevato L
G G
t a M a M a NP
� � �1 2
2
3
VDD
A1
A2
A1
A2
A3
AM
A3
AM
1 3 5 7 9
Fan-in M
0.0
1.0
2.0
3.0
4.0
t(n
sec)
p
tpHL
tp
tpLH
dipendenza
quadratica
dipendenza
lineare
Out
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1) Aumento delle dimensioni dei MOSFET
2) Dimensionamento progressivo dei MOSFET
3) Ordinamento dei MOSFET
- Rete a parametri RC distribuiti
- Possibilità di riduzione di t di oltre il 30%p
capacità C carica, M ultimo MOS ad accendersiL 1
- Attuabile solo se la capacità del fan-out è dominante
C CM L
M
�
C C CM L M
M �
� �1
C C C C CM L1 3 2 1
� � � � �....
M1
> M2
> M3
> ...>MN
CL
In1
InM
In3
In2
Out
Out
C1
C2
C3
M 1
M 2
M 3
M M
.............................
In1
In3
In2
C1
C2
CL
M1 In
3
In1
In2
C3
C2
CL
cammino critico
scarica di C +C +C t lento1 2 L pHL�
cammino critico
M2
M M
M
M
3 1
2
3
scarica di C t veloceL pHL�
Out
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4) Ottimizzazione del progetto logico
5) Isolamento degli effetti di fan-in e fan-out (buffering)
Full Adder in configurazione classica e semplificata
C =AB+C (A+B)O i
28 dispositivi
24 dispositivi
VDD
VDD
VDD
VDD
A B
Ci
S
Co
X
B
A
Ci A
BBA
Ci
A B Ci
Ci
B
A
Ci
A
B
BA
VDD
Ci
A
BBA
B
A
A B
Kill
Generate"1"-Propagate
"0"-Propagate
VDD
Ci
A B Ci
Ci
B
A
Ci
A
BBA
VDD
S
Co
�
�CL
CL
ridurre il numero di dispositivi rispetto a FCMOS
(già osservate nell'analisi della famiglia NMOS)
- : livello logico basso V > Vescursione logica inferiore a V - VDD SS OL SS
- una porta logica ad N ingressi richiede N+1 dispositivi
- ogni ingresso è connesso ad un solo MOS (effetto di carico =C )G
- : se PDN è accesa, esisteun cammino diretto tra V e V (generalmente, a massa)consumo di potenza statico non nullo
DD SS
- : il tempo di carica è dominantetempi di commutazione asimmetrici