Matsuzawa & Okada Lab. . Matsuzawa & Okada Lab. . 信号処理の高機能化を目指して ~デジタイザーの現状とトレンド~ 東京工業大学大学院理工学研究科 松澤・岡田研究室 宮原 正也
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
信号処理の高機能化を目指して~デジタイザーの現状とトレンド~
東京工業大学大学院理工学研究科
松澤・岡田研究室
宮原 正也
1
Matsuzawa& Okada Lab.
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発表内容
1. ADCの基本構成
2. ADCの技術・性能トレンド
3. ADC開発事例とその応用
4. TDC開発事例とその応用
5. まとめ
2014/11/21 Masaya MIYAHARA , Tokyo Tech
2
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ADCとは?
2014/11/21 Masaya MIYAHARA , Tokyo Tech
ある時刻のアナログ信号を、決められたビット数のデジタル値に変換する。
An
alo
g s
ign
al
TimeTs
サンプリングレート Fs = 1 / Ts (S/s)
Analog signalは一般的には電圧
Dig
ital o
utp
ut
Time
1LSBN bit ADC→2Nの量子化値
下図は4bit
ADCアナログ入力
Vin
サンプリングCLK
デジタル出力Dout
電圧, 電流遅延時間,
容量, 光,,,
3
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分解能とSNRの関係
2014/11/21 Masaya MIYAHARA , Tokyo Tech
量子化は必ず量子化ノイズを伴い、ADCの分解能に応じて得られるSNRの上限値が決まる。
2
FS
2
q
5.0
5.0
2
qqn
223
1
23
1
1 q
q
N
V
Ve
VV
dVvV
P
2
FSS
22
1
VP
量子化雑音電力
信号電力
2
3log102log20log10
N
S N
P
PSNR
Vin
Ou
tpu
t c
od
e
+0.5Vq-0.5Vq 0
-0.5Vq
+0.5Vq
0
理想的なADCの量子化雑音
1区間の平均雑音電力を求める
)dB(76.102.6 NSNR
4
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異なる分解能、変換速度を持つADCに対して電力効率を比較するための性能指標。1変換・ステップ当たりに要するエネルギー。
)stepconv./J()2,Min(2 ERBWF
PowerFoM
SENOB
ERBW(Effective Resolution Bandwidth)は有効な信号帯域を表す。
SN
DR
(d
B)
Input Frequency (Hz)
-3dB
ERBW
FoMが低いものほど電力効率が優れている。
性能指標 Figure of Merit (FoM)
5
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ADC主要な変換アーキテクチャ
2014/11/21 Masaya MIYAHARA , Tokyo Tech
-VFS
+VFS
Vin
EN
CO
DE
R
Th
erm
om
ete
r
Bin
ary
2N
N bit
Comparators
Sta
ge1
Sta
ge2
Sta
ge3
Sta
ge4
Sta
ge8
2b
Flash
S/H
Digital Correction Logic
2b1.5b
Digtal Out
Analog
Input
Sub-
ADC
Sub-
DAC
×2
MDAC
1.5b 1.5b 1.5b 1.5b
Input Residue
1.5b
DAC
Vin Dout
並列型(Flash)
低精度, 最高速, 消費電力大
+VFS
-VFS
Vin 1001
Comparators
threshold
S/H
DAC
SuccessiveApproximationRegister
Vin
Comparator
N bit
N cycle/conv.
VDAC
Q
逐次比較型(SAR)
中精度, 中速, 最小電力
VREF
VDAC
1 0 10
Vin
Code=1001
Q
Pipeline型中~高精度, 高速, 消費電力中
ΔΣ型Over sampling & Noise Shaping
最高精度, 最低速, 消費電力大
103
104
105
106
-150
-100
-50
0
Po
we
r S
pe
ctr
um
De
nsity [d
B]
Frequency [Hz]
SNDR = 89.60 [dB]
6
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ADCの性能と用途
2014/11/21 Masaya MIYAHARA , Tokyo Tech
0.01
0.1
1
10
100
1000
0 2 4 6 8 10 12 14 16 18 20 22 24Resolution(bit)
Co
nve
rsio
n F
req
ue
nc
y (
MH
z)
DVD
GSM
handset
Digital
I/F
Motor
servo
HDD
Digital
CameraWLAN
VDSL
ADSL
Conventional
Audio
CD/MD
DVD Player
DVD Audio
Cellular
phone
mmW Wireless10000
100000
Optical fiber
LTE-ADigital TV
7
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ADCの性能と用途
2014/11/21 Masaya MIYAHARA , Tokyo Tech
0.01
0.1
1
10
100
1000
0 2 4 6 8 10 12 14 16 18 20 22 24Resolution(bit)
Co
nve
rsio
n F
req
ue
nc
y (
MH
z)
DVD
GSM
handset
Digital
I/F
Motor
servo
Flash
Sigma Delta
HDD
Digital
CameraWLAN
VDSL
ADSL
Conventional
Audio
CD/MD
DVD Player
DVD Audio
Cellular
phone
mmW Wireless10000
100000 InterleavedOptical fiber
LTE-A
SAR
Digital TVPipeline
8
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20.0
30.0
40.0
50.0
60.0
70.0
80.0
90.0
0.1 1 10 100 1000 10000
SN
DR
(d
B)
Sampling rate (MS/s)
Pipeline
SAR
DS
Flash
ADCの性能動向 Fs vs. SNDR
2014/11/21 Masaya MIYAHARA , Tokyo Tech
SAR ADCは一般的に低速動作であるが、100MS/sを程度まで性能向上している。
B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html.
インターリーブ構成は除外
2009-2014 ISSCC, VLSI symp. で発表のあったADCの性能
9
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ADCの性能動向 Fs vs. Power
2014/11/21 Masaya MIYAHARA , Tokyo Tech
B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html.
2009-2014 ISSCC, VLSI symp. で発表のあったADCの性能
1.E-08
1.E-07
1.E-06
1.E-05
1.E-04
1.E-03
1.E-02
1.E-01
1.E+00
1.E+01
0.1 1 10 100 1000 10000
Po
wer
co
ns
um
pti
on
(W
)
Sampling rate (MS/s)
Pipeline
SAR
DS
Flash
SAR ADCの消費電力はSampling rateにほぼ比例する。低速サンプリング用途では圧倒的な低消費電力動作が望める。高SNRが必要な場合はΔΣ型も有意であるが、消費電力は大きい。
10
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ADCの性能動向 Fs vs. FoMw
2014/11/21 Masaya MIYAHARA , Tokyo Tech
B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html.
2009-2014 ISSCC, VLSI symp. で発表のあったADCの性能
オペアンプを必要とするパイプライン型、ΔΣ型は電力効率が悪くなりがち。Flash型は比較器ベースであるが構造上電力効率は悪い。
0.1
1
10
100
1000
10000
0.1 1 10 100 1000 10000
Fo
Mw
(fJ
/co
nv.
-ste
p)
Sampling rate (MS/s)
Pipeline
SAR
DS
FlashFoMは理論限界から10~100倍程度今後劇的には改善しないと予測される
11
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インターリーブ動作含めた性能領域
2014/11/21 Masaya MIYAHARA , Tokyo Tech
1.E+00
1.E+01
1.E+02
1.E+03
1.E+04
1.E+05
1.E+06
1.E+07
1.E+08
1.E+09
1.E+10
1.E+11
10 20 30 40 50 60 70 80 90 100 110 120
Fsam
ple
[H
z]
SNDR @ fin,hf [dB]
ISSCC 2014
VLSI 2014
ISSCC 1997-2013
VLSI 1997-2013
B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html.
Fs最高値
SNDR最高値
報告されているSampling rateのWorld recordは90GS/s(SAR ADC x 64)。SNDRのWorld recordは120dB。ただし低速。
12
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TDC主要な変換アーキテクチャ
2014/11/21 Masaya MIYAHARA , Tokyo Tech
Delay chain
低精度, 消費電力大Vernier Chain
中精度, 消費電力大
Pipeline型中~高精度, 高速, 消費電力中
CK1
CK2
D[1] D[n-1] D[n]
...
...
td td td td
Delay chain: tres = td
CK1
CK2
D[1] D[n-1] D[n]
td1 td1 td1
td2 td2 td2
...
...
Vernier chain: tres = td1 – td2
Delay
chain
CK1
CK2
Digital correction
...
DOUT
Time
amplifier
Delay
chainTime
amplifier
Gain calibration
ADC
CK
DoutVout
CML or charge pump
- Charge sharing
- Charge injection
- Unbalanced switching timing
C
CP+ADC型高精度, 高速, 消費電力中
13
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Matsuzawa Lab.Tokyo Institute of Technology
0.00
2.00
4.00
6.00
8.00
10.00
12.00
0.00 1.00 2.00 3.00 4.00 5.00
Res
olu
tio
n (
ps)
Power (mW)
0.00
2.00
4.00
6.00
8.00
10.00
12.00
0.00 50.00 100.00 150.00 200.00 250.00
Res
olu
tio
n (
ps)
Sampling rate (MS/s)
0.00
2.00
4.00
6.00
8.00
10.00
12.00
0.001 0.01 0.1 1
Res
olu
tio
n (
ps)
Area (mm2)
TDCの性能トレンド
2014/11/21 Masaya MIYAHARA , Tokyo Tech
サブps分解能(0.63ps) 数百MS/s
消費電力数mWオーダー 微細化により性能向上
分解能vs.変換速度 分解能vs.面積
分解能vs.消費電力
14
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当研究室で開発済みのADC
2014/11/21 Masaya MIYAHARA , Tokyo Tech
1.E+00
1.E+01
1.E+02
1.E+03
1.E+04
1.E+05
1.E+06
1.E+07
1.E+08
1.E+09
1.E+10
1.E+11
10 20 30 40 50 60 70 80 90 100 110 120
Fsam
ple
[H
z]
SNDR @ fin,hf [dB]
ISSCC 2014
VLSI 2014
ISSCC 1997-2013
VLSI 1997-2013
B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html.
Our work
Flash型Pipeline型
SAR型ΔΣ型
主要なものについて技術を紹介
15
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Vin
En
co
de
r
Co
ars
e S
R L
atc
h
CLK
Dynamic
Voltage-to-Time
Amps.
Tim
e-b
as
ed
Fo
lde
r x 4
Fin
e In
terp
ola
ted
SR
La
tch
15
4bit
(1bit for
redundancy)
D-F
F x
7
-VFS
+VFS
CLK
Gen.
Re
sis
tive
Av
era
gin
g 7 bit
S/H
S/H
S/H
Re
f lad
de
r
fs f L
f D
D0
D1
D25
15
DF1
DF2
DF3
DF4
・ダイナミックアンプを用いて電圧を時間差信号に変換・時間差信号をロジックセルを用いて折り返し信号を実現・ミスマッチは抵抗アベレージング技術により緩和
M. Miyahara, et al., ISSCC 2014
Time-Based Folding ADCの開発
Po
wer
Lin
es
Po
wer
Lin
es
CL
K
Ge
n.
Boot strap
S/H
V-T Amps.
Coarse Latch
Time-based
Folder
Interpolator
Fine Latch
REF Ladder
En
co
de
r
0.25mm
0.2
1m
m
0.25mm
0.2
1m
m
Masaya MIYAHARA , Tokyo Tech
16
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ISSCC 2008 [3] VLSI 2012 [8] VLSI 2013 [9] This work
Technology 90nm 40nm 32nm SOI 40nm LP
Resolution [bit] 5 6 6 7
Power Supply [V] 1 1.1 0.85 1.1
Sampling Frequency [GS/s] 1.75 3 5 2.2
Power Consumption [mW] 2.2 11 8.5 27.4
SNDR @Nyquist [dB] 27.6 33.1 30.9 37.4
FoMw [fJ/conv.-step] 64.5 99.3 59.4 210
FoMs [dB] 143.5 144.4 145.6 143.3
Core area [mm2] 0.0165 0.021 0.02 0.052
Calibration Off chip Foreground Off chip No need
2GS/s以上のFlash型ADCとして最も高いSNDR =37.4dBを達成キャリブレーション回路なし動作可能。
Folding Flash ADC性能比較
Masaya MIYAHARA , Tokyo Tech
17
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Flash ADC 計測器応用
2014/11/21 Masaya MIYAHARA , Tokyo Tech
7bit ADCだけではDynamic Rangeが足りない場合はVGAを設けてDRを向上させる
光検出器ワイヤー読み出しガス検出器シリコンストリップ検出器 等
ADC
7bit 2GS/s 以上DR > 35dB
0-50dB Fc=1GHz
VGA(9bit)
Analog Input
VGA合わせて80dB程度のDR
(適応的に利得を変更した場合)
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逐次比較型(SAR) ADCの開発
2014/11/21 Masaya MIYAHARA , Tokyo Tech
Vin
Bootstrap SW
VRN
VRP
Floating Cap.
CsCa
128CuCu CH
Dynamic Comp.
Out
Sample
Self-clock Logic
w/ Calibration
Cu 8Cu
Sprit Cap.
スプリットキャパシタを用いて容量を削減 線形性補償機構を搭載 低ノイズダイナミック型コンパレータを採用 セルフクロッキング技術により高速CLKを排除
Logic Comp CDAC
S. Lee, et al., SSDM 2013
19
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SAR ADCの性能
2014/11/21 Masaya MIYAHARA , Tokyo Tech
[3] [4]
Resolution (bit) 12 12
VDD (V) 0.8 1 1.2 1.2 1.2
fsample (MHz) 30 50 70 45 50
Pd (mW) 0.8 2.2 4.6 3 4.2
SNDR (dB) 62 64 65 67 71
FoM (fJ) Nyq/DC 81/28 62/33 100/45 36/31 36/29
Technology (nm) 130 90
Occupied area(mm2) 0.06 0.1
This work
12
65
0.03
[3] W. Liu, P. Huang, Y. Chiu, ISSCC, pp. 380-381, Feb. 2010.
[4] T. Morie, et al., ISSCC, pp.272-273, Feb. 2013.
0.0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
0 10 20 30 40 50 60 70 80
Po
we
r d
iss
ipa
tio
n [
mW
]
Sampling frequency [MHz]
1.2V
1.0V
0.8V
-40
-20
0
20
40
60
80
-100 -80 -60 -40 -20 0 20
SNR
, SFD
R, S
ND
R [
dB
]
Input Power [dBFS]
SNR
SFDR
SNDR
• 12bit, 70MS/s
• 2.2mW @ 50MS/s
• SNDR =64dB, Input DR > 80dB
• Power Scalable
20
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Buffers for clock and control signals
20-bit Shift Register
Chip Control LogicPre
_C
hip
Ne
xt_
Ch
ip
Tofgate CKVcm Vrl Vrh Data(20b Parallel)
EN_IN S_P
Bias
Pixel Matrix
(20x20)
SAR ADC技術 QPIXへの応用
DQ
CL
K
R
DQ
CL
K
R
Q0
DQ
CL
K
RQ0
DQ
CL
K
R
Q12
Q13
DQ
CL
K
R
DQ
CL
K
R
Q7
ADC0
ADC4
ADC9
Pre_Pixel
Next_PixelCK_Read
14
b T
OF
Co
un
ter
8b
TO
T C
ou
nte
r1
0b
AD
C e
gis
ter
10
ANALOG
Q_AD
MU
XM
UX
MU
X
Cs
Amp
Vth
RV
Vcm
10b SAR
ADC
Integrator
ePixel
Control
Logic
EOC
CLK
TOF_CK
TOT_CK
EOC
W_XR(FSR in bottom pixel)
BU
F
DIGITAL
Pixel
Pad
Te
st_
in
Reg.
e ee
Iin
Te
st_
CK
Te
st_
Bit
5-bit Offset Cal.
4-bit Offset Cal.
f1
f2C0
TofgateSelgate
Floor-plan Pixel schematic
Chip micrograph
Pixel layout
0.18 mm CMOS
400 pixel cells
各ピクセルにSAR ADCを配置 低消費電力 高精度 小面積
多チャンネル測定に最適
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TDCの開発
2014/11/21 Masaya MIYAHARA , Tokyo Tech
• Time-to-charge conversion high resolution
– Example: tres = CVlsb/I = 1pF∙1mV/1mA = 1ps
• SAR-ADC low power, compact, sufficient range,
and moderate speed
Dout
Vp
Vn
UP
Fgv
FrefR
RDN
QD
QD
Sampling timing
logic
CDAC
CDAC
Logic
UP
DN
CLR
UP
UPDN
DN
S1Srst
10-bit SAR-ADC
Z.Xu, et al., SSDM 2014
22
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Measured TDC Core Performance
0 256 512 768 1024-1
0
1
DN
L (
LS
B)
0 256 512 768 1024
-2
0
2
Code
INL
(L
SB
)
0.8 ps
-0.56 ps
-2.56 ps
2.48 ps
Resolution: 0.8 ps/LSB
522 524 526 5280
5
10
15x 10
4
Code
Co
un
ts
Single-shot precision: 0.64 ps(RMS)
218 μm
82 μm
Area: 0.018mm2
(CMOS 65nm)
0
100
200
300
400
0 0.02 0.04 0.06 0.08 0.1
Fo
M [fJ
/bit
]
Area [mm2]
5.5ps Cyclic
1.25ps [JSSC`12]
Two-step
3.75ps
[VLSI`12]
4.7ps
Noise shaping
1ps [JSSC`09] Charge
0.84ps [CICC`13]
Charge
0.80ps [This work]
Power consumption:
2.9 mW@50MHz
2014/11/21 Masaya MIYAHARA , Tokyo Tech
50MS/s, Sub-pico secondの時間計測が可能
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まとめ
• ADC, TDCの性能トレンド–SAR ADCが広い性能範囲をカバー
• その他の変換方式(Flash, Pipeline, ΔΣ)はSAR ADCがカバーできない隙間を埋める
–インターリーブ動作により90GS/sを実現
– TDCはサブpico秒の計測が容易に
• ADCの開発事例とその応用– 7bit 2.2GS/s Time-based Folding ADC
– 12bit 70MS/s SAR ADC
– 0.8ps 50MS/s TDC
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Folding Flash Architecture
2014/11/21
Folding times
2M-1
N : Resolution [bit]
Number of Comps
2M + 2N-M+1
N=7bit, M=4
128⇒32
Coarse Fine
Inp
ut
sig
na
l o
f C
OM
Ps
No fo
ldin
g
FoldingF
las
h
Fo
ldin
g
ADC input signal
Co
ars
eF
ine
Threshold
入力信号を折り返すことで信号範囲を狭め、比較器の数を削減する技術
Masaya MIYAHARA , Tokyo Tech
26
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
従来の折り返し回路構成
2014/11/21
VFold
Vin Vth1 Vin Vth2 Vin VthM
Ib1 Ib2 IbM
RL RL
VDD
Vin
VFoldVth1
Vth2
Vth3
Vth4
・定常電流が流れるアンプで折り返し特性を実現-消費電力の増加-微細化に伴う電圧利得の低下
Masaya MIYAHARA , Tokyo Tech
27
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
電圧ー時間差変換器
2014/11/21
VDD
DN DP
VINP VINN
f L
f L
M1 M2
M3 M4M5 M6
M9
M7 M8
W5=4W3
W6=4W4
Positive feedback
0
0.2
0.4
0.6
0.8
1
1.2
4.0E-10 5.0E-10 6.0E-10
VT
Am
p o
utp
uts
[V
]
Time [s]
PFB
1.1ps/mV
w/o PFB
0.24ps/mV
DP
DN
DPDN
・入力信号に応じた時間差を持つパルス信号を生成・ポジティブフィードバックにより変換利得を4倍程度向上
Masaya MIYAHARA , Tokyo Tech
28
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
遅延時間折り返し波形の作り方
2014/11/21
td
Vin
td
Vin
td
Vin
tdp1 tdp2 tdp3 tdp4 tdp5 tdp6 tdp7 tdp8 tdp9 tdp10tdp0
tdn1 tdn2 tdn3 tdn4 tdn5 tdn6 tdn7 tdn8 tdn9 tdn10tdn0
tdn0∩tdp2 tdn4∩tdp6 tdn6∩tdp10
(tdn0∩tdp2)∪(tdn4∩tdp6)∪(tdn6∩tdp10)
①ANDをとる
②ORをとる
(ANDとORは順不同)
立ち上がりの遅延情報に関してOR 速い者勝ちAND 遅い者勝ち
遅い
速い
時間領域ではORやANDのロジックで折り返し波形が生成可能
Masaya MIYAHARA , Tokyo Tech
29
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
折り返し波形と遅延時間比較
2014/11/21
tdp1 tdp2 tdp3 tdp4 tdp5 tdp6 tdp7 tdp8 tdp9 tdp10tdp0
tdn1 tdn2 tdn3 tdn4 tdn5 tdn6 tdn7 tdn8 tdn9 tdn10tdn0
td
Vin1 2 3 4 5 6 7 80 9
遅延時間の組み合わせを変えて4つの折り返し信号を生成する。Fine Latchはこれらの信号を位相補間しながら比較する。
Fine Latch回路(SRラッチ回路)
S
R
QB
Q
S,R S
R
Q
tどちらか速く入ってきた方で論理が固定
Masaya MIYAHARA , Tokyo Tech