高能所 ASIC 研究进 展

王铮

2009-4-21中科院“核探测技术与核电子学重点实验室”年会

高能所 ASIC研究进展四通道 GEM读出芯片、四通道 PET读出芯片测试结果

完成 10 位 SAR 型 ADC芯片的设计（ 2008 年 12月）

12位线性放电 ADC原型电路的试制 (2008 年 11月 ) 及初步测试结果

多路模拟流水线 + 并行多路 ADC芯片的设计国际合作

四通道多阳极 PMT读出芯片

输入级 -RGC型电流运放

CR-RC有源滤波成形

芯片版图设计

2007.11完成第一版设计

测试电路

被测芯片

多阳极 PMT读出芯片性能测试

积分非线性测试结果极零相消前的脉冲

极零相消后的信号

0 5 10 15 20 25 300

50

100

150

200

250

300

350

400

输出

信号

相对

高度

mV@50Ω输入信号（ ）

ASI C2_1输出信号 线形拟合

0 5 10 15 20 25 300

50

100

150

200

250

300

350

400

450

500

550

输出

信号

相对

高度

mV@50Ω输入信号（ ）

ASIC2_1OUT ASIC2_2OUT ASIC2_3OUT ASIC2_4OUT 插件放大器 PET用放大电路

4 通道增益一致性测量

< 2%

对照组

对照组

4 个被测通道

输入幅度

输出幅度多学科中心给出的散点图测试结果

2008.8 拿到设计样片，测试工作需要与多学科中心协调、合作，进展不是非常快

作为首枚用于 PET读出的四通道芯片，设计是成功的。 将改进、优化设计，提高性能指标，达到实用化的要求。

4通道 GEM读出芯片 2007年 11月完成设计，样片生产已完成 功能

电荷灵敏前置放大器 极零相消 成形电路（时间常数 2uS） 等效到输入噪声 403e单通道原理图

电荷灵敏前放 芯片版图CR-RC成形电路设计

4通道 GEM读出芯片测试

输入信号波形 经电荷积分、极零相消后波形

经积分成形后的波形

芯片四个通道中的一个通道功能正确，能够实现对输入信号的电荷积分、极零相消，积分成形等功能。其它三个通道的输出的信号成形时间常数不正确。

需要改进的方面：（ 1 ）四个测量通道的工作点不一致性大（ 2 ）用于电荷积分放电的 MOS管的设计部分需要改进，以保证芯片在不同的工作条件下（如温度、电源电压）都能够正常工作。

10bit 3.3Ms/s 逐次逼近 ADC

7

基于传统结构改进混合信号设计的初次实现：模拟流程 : 采样保持、比较器、子DAC数字流程 : 逐次逼近寄存器和控制逻辑混合流程 : 数模混合仿真性能指标 :精度 : 10bit采样率： 3.3Msample/s系统时钟 : 50MHz单次变换工作周期： 16

芯片面积： 2.2*1.9 mm2

芯片提交： 2008.12裸片接收： 2009.4

SARADC-基于传统结构的改进采样保持：1.采用全差分结构，抑制时钟馈通和偶次谐波2.采用自动消零采保结构，消除运放失调3.采用开关电容共模反馈，降低功耗，提高速度子DAC：1.采用阻容混合结构，降低对版图的匹配要求，减少器件总数2.在版图中采用共心结构，并使得连线长度也成相应权重增长，使在增加寄生电容影响之后，总电容也保持良好匹配性

比较器：1.采用自动消零结构，抑制比较器失调总体设计：1.采用衬底隔离技术，降低数字部分对模拟的串扰

8

线性放电 ADC的原型设计

9

模拟内核的设计：带隙基准、零温漂参考电流产生、斜坡电压产生器、比较器

数字部分基于片外 FPGA，保证安全性和易测性，降低风险

精度 12bit，可选8bit 、 10bit时钟频率： 40MHz芯片面积： 1.7*1.1 mm2

流片提交： 2008.11裸片接收： 2009.03

测试基于 Altera DE2开发板以及自制测试子板，以14bitADC测其斜坡输出电压线性度，以 14bitDAC为输入源，测其变换有效精度

初步测试结果

10

左上：连续脉冲下的斜坡电压输出及过阈变换停止信号右上：输出斜坡电压线性度初测右下：基于固定直流电平输入的均值——标准差初测， 12bit ， 8000count下：avg=2154.76 ， std=1.49bit ， max-min=9bit

多路模拟流水线 +并行多路 ADC原型设计

模拟流水线：基于开关电容阵列设计，可实现模拟流水线功能或向高速波形采样功能优化

多路并行ADC：基于线性放电ADC设计，成本低，功耗、面积小，精度高

计数器： 12位纯格雷码计数器，降低噪声

LVDS时钟输入，串行数字输出 8 通道，流水线深度 32，采样频率 vs精度：低中频 12bit、中高频 10bit、高频 8bit

ADC精度 12bit，可选 8bit/10bit工作时钟 50MHz/100MHz可选

可选输出 /工作方式：流水线选通模拟电平输出、流水线刻度模式、ADC刻度及测试模式、片内模拟 /数字电平选通测试输出 11

结构示意图

12

芯片面积： 3.2*2.3 mm2 ， 2009.03 提交流片

国际合作法国 LAL实验室

2008 年 6 月派人（ 5 个月）合作完成 16通道PMT读出芯片 PARISROC芯片 Ver.1设计

2008 年 11月派人（ 12个月）参与 PARISROC芯片 Ver.2设计改进

法国 CPPM计划 2009 年 6 月派人参加 ATLAS Silicon Pixel探测器 3D电子学方面的研究

PARISROCPhotomultiplier ARray Integrated in SiGe Read Out Chip

Is a complete read out chip in AMS SiGe 0.35mm technology for photomultipliers array. It is made to allow triggerless acquisition for next generation neutrino experiments and astrophysics The ASIC integrates 16 independent channels with variable gain and provides charge and time measurement by a 12-bit ADC and a 24-bits Counter. It belongs to an R&D program funded by French national agency for research (ANR) and called PMm2 (ref.ANR-06-BLAN-0186)

PMM2 : “Innovative electronics for photodetectors array used in High Energy Physics and Astroparticles”. These detectors will take place for instance in megaton size water Cerenkov and will require very large surface of photodetection. The project propose to segment the very large surface of photodetection in macro pixels made of 16 photomultiplier tubes connected to an autonomous front-end electronics.

PMm2 ASIC ARCHITECTURE (analog part)

CRRC2Slow Shaper(50 , 100,

200 ns)

Fast Shaper(15ns)

16 chargeinputs

1 digital chargeoutputTrack

& hold

Discri

1 ext. Common Hold

Variable GainAmplifier

(1-5)

Gain Correction(8bits)

DAC10 bits

variabledelay

Bandgap

Vref SSH

Vref FSH

Vref SSH

Internal read

Channel 1

Channel 16

Read

Hold

12 bitsADC

24 bits counter10MHz

absolute time measurement

Threshold

DAC4 bits

16 Trigger outputs

OR 1 OR output

MAROC

SPIROC

SPIROC like

NEWTrack

& hold12 bits

ADC

1 digital time

output

rampTDC

Commonbloc

in channel

bloc