Microprocesseur famille 68'000 Interface matériel
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RB - 2002 1
Microprocesseur famille 68'000Interface matériel
Architecture générale d’un système informatique
Signaux de mémoires EPROM RAM
Signaux du processeur 68000 Réalisation d’un système simple
RB - 2002 2
Architecture d’un système informatique
MicroProcesseurMicroProcesseur
Mémoire(s)Mémoire(s)Décodeur
Décodeur
Bus d’adresse
Bus de données
ProgrammeDonnées
Pile
ProgrammeDonnées
Pile
Entrées
Sorties
Entrées
Sorties
Bus de contrôle
A23..A0
D15..D0
RB - 2002 3
Interface externe Mubus
MicroProcesseurMicroProcesseur
Mémoire(s)Mémoire(s)Décodeur
Décodeur
Bus d’adresse
Bus de données
ProgrammeDonnées
Pile
ProgrammeDonnées
Pile
Entrées
Sorties
Mubus
Entrées
Sorties
Mubus
Bus de contrôle
A23..A0
D15..D0
D7..D0
A5..A0
/P
R_/W
Interface I/O simpleMubus
RB - 2002 4
Interface externe Mubus
Lignes d'Adresses
A5..A0
Lignes de données
D7..A0
Lignes de ctrl
/P
R_/W
Adresse A5..A0
/P
R_/W
Données D7..D0
Cycle de Lecture
Donnée lue
Cycle d'écriture
Donnée écrite
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Modèle d’une mémoire
ContenuAdresses
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 1
0 0 0 0 0 0 1 0
0 0 0 0 0 0 1 1
0 0 0 0 0 1 0 0
. . . . . . . .
0 1 1 1 1 0 1 1
0 1 1 1 1 1 0 0
0 1 1 1 1 1 0 1
0 1 1 1 1 1 1 0
0 1 1 1 1 1 1 1
0x00
0x01
0x7F
0 1 1 0 1 1 0 1
0 1 0 0 0 1 0 1
0 0 1 0 1 1 1 1
1 1 0 1 0 1 0 1
0 1 1 0 1 0 0 1
1 0 1 0 1 1 0 1
0 0 1 1 1 0 0 0
1 1 0 0 0 1 0 1
1 0 1 0 1 0 0 1
0 1 1 1 1 0 1 0
Taille : 2nbr bits d ’adresse x nbr bits de données
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Accès mémoireEx: Mode d'adressage Absolu
..0A
..09
..08
..07
..06
..05
100004
..03
..02
..01
..00
..FF
PC
Instr
Move.w $100004, D3
A7
A6
A5
A4
A3
A2
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
07
$0010 A7
A6
A5
A4
A3
A2
A1
A0
D7
D6
D5
D4
D3CDAB
D2
D1
D0
$0004
CD
AB
Bus d'adresse
Bus de données
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Mémoires classification
Mémoires statiques Non volatiles ROM Volatiles RAM
Asynchrone RAMSynchrone SRAM
Mémoire dynamiques (à rafraîchir)Asynchrone DRAMSynchrone SDRAM
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Mémoires statiques non volatiles
ROM Read Only Memory PROM Programmable ROM EPROM Erasable PROM EEPROM Electrically Erasable PROM Flash EPROM Effacement par bloc
Le contenu n’est pas perdu lorsque l’alimentation est coupée
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Mémoire EPROM
Exemple: mémoire 64k x 16
216 mots de 16 bits
128k octets
16 bits = 2 octets
RB - 2002 10
Signaux
CS Chip Select Sélection du circuit
OE Output Enable Autorise la sortie des données
Wr Write Ecriture
Rd Read Lecture
Signaux généralement actifs à « 0 »
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Cycle de lecture EPROM
• Donnée fournie si /CS et /OE actifs simultanément
• Donnée fournie après un temps d’accès
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Cycle de lecture EPROM
tofftacces
Adresses
/CS
/OE
Données
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Mémoire RAM
217 mots de 8 bits
Exemple: mémoire 128k x 8
128k octets
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Cycle de lecture/écriture RAM
Ecriture en fin de cycle
Lecture, donnée disponible après t accès
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Processeur 68000
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Processeur 68000, cycles de transferts
Le processeur est le maître du bus Le processeur initie les transferts
Bus d’Adresse Function codes, FC2..FC0
Signaux de transferts /AS Adresse Strobe Validation d’adresse /LDS Lower Data Strobe Validation données D7..D0 /UDS Lower Data Strobe Validation données D15..D8 R_/W Read/Write Lecture si = 1, Ecriture si = 0 /DTAck Data Acknowledge Quittance de transferts
Bus de données
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Processeur 68000, cycles de transferts
RB - 2002 18
+3+2+1+0
100C
1008
1004
1000
+1+0
1006
1004
1002
1000
1003
1002
1001
1000
Organisation mémoire 68000
2431 1623 815 07
RxMémoire 8 bits
68008Mémoire 16 bits
68000/68010Mémoire 32 bits68020/30/40/60
Big-Endian
21 43 65 87
• Une adresse est une adresse octet vu du processeur
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1006
1004
1002
1000
Organisation mémoire 68000
Mémoire 16 bits68000/68010
• Signaux UDS/LDS remplacent la ligne d’adresse A0 sur le 68000
+1+0
• UDS actif seul sélectionne une adresse paire
• LDS actif seul sélectionne une adresse impaire
• UDS/LDS actifs sélectionne un doublet
UDS LDS
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Processeur 68000, cycles de transferts lecture
Quittance de fin de transfert
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Processeur 68000, cycles de transferts lecture
Un cycle d ’attente
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Processeur 68000, cycles de transferts lecture
Accès poids forts
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Processeur 68000, cycles de transferts écriture
xDS valident les données
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Processeur 68000, cycles de transferts écriture
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Exemple de conception
Objectif : Réaliser un petit système informatique avec :
Processeur 680101 x EPROM 27C1024 : 64k x 16RAM 628128 : 128k x 8 Interface Mubus
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Exemple de conception
Méthodologie Déterminer un plan mémoire du système Réaliser un schéma bloc Déterminer les équations du décodeur
Vérifier les timings (pas dans ce cours)
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Plan mémoire
EPROM 64k x 16 : 26 * 210 = 216
16 lignes d ’adresses
0x10’000 mots de 16 bits
0x20’000 octets (Bytes)
RAM 128k x 8 : 27 * 210 = 217
17 lignes d ’adresses
0x20’000 mots de 8 bits
2x 0x40’000 octets (Bytes)
1 EPROM sur la largeur du bus de données (16 bits)
2 RAM de 8 bits pour avoir de la RAM sur 16 bits de large
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Plan mémoire
Signaux de sélection en fonction des signaux du processeur
CSEpr = f1 (Adresses, AS)
CSRam = f2 (Adresses, AS)
P = f3 (Adresses, AS)
WrH = f4 (UDS, R_/W)
WrL = f5 (LDS, R_/W)
OE = f6 (R_/W)
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Plan mémoire
EPROM
64kx16
RamH128kx8
RamL128kx8
Mubus64x8
0x000000
0x020000
0x140000
0x100000
0xFF8000
CsEpr
CsRam
P
OE
WrH WrL
R_/W
15 8 7 0
• EPROM en 0 pour démarrage
• RAM, adresse de base multiple de la taille de la zone RAM
• Mubus, choix en 0xFFFF8000 (-0x8000)
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Schéma bloc
RB - 2002 31
Adresses internes aux mémoires bloquées (x)
Sélection des adresses
Eprom
1617181920212223 89101112131415 (0)1234567
Ram
Mubus
EPROM : 16 lignes
RAM : 17 lignes
Mubus : 6 lignes
X XXXXXXXX XXXXXXX
X X XXXXXXXX XXXXXXX
XXXXXX
d
d
-
Compléter les adresses de base
0x000000
0x100000
0xFF8000
000000 0
001000
11111111 00000001 0
AdEprom = /A23 * /A22 * /A21 * /A20 * /A19 * /A18 * /A17AdRam = /A23 * /A22 * /A21 * A20 * /A19 * /A18 * /A17AdMubus = A23 * A22 * A21 * A20 * A19 * ... * A15 * /A14 * .. * /A7
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Equation de sélection
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Quittance de transfert
Avec délais
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