1 3.4 CPU-Chips und Busse 3.4.1 CPU-Chips © Béat Hirsbrunner, University of Fribourg, Switzerland7. November 2007.

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3.4 CPU-Chips und Busse3.4.1 CPU-Chips

© Béat Hirsbrunner, University of Fribourg, Switzerland 7. November 2007

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3.4.2 Computer-Busse (1/2)

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3.4.2 Computer-Busse (2/2)

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3.4.3 Busbreite

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3.4.4 Bustaktung - Synchrone Busse (1/2)

Annahmen

Tx = 25 ns

Zeit der Aenderung eines Signals = 1 ns

Lesen vom Speicher ab dem Zeitpunkt, an dem die Adresse stabil ist ≤ 40 ns

Bedingungen (zum Lesen)

(T1 - TAD) + T2 + (0.5*T3 - TDS) = 46.5 ns ≥ 40 ns

(0.5*T1 - TM) + T2 + (0.5*T3 - TDS ) = 37 muss hinreichen um die Daten auf den Bus zu bekommen nach der Assertion von MREQ und RD

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3.4.4 Bustaktung - Synchrone Busse (2/2)

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3.4.4 Bustaktung - Asynchrone Busse

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3.4.5 Busarbitration (1/2)

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3.4.5 Busarbitration (2/2)

… gar nicht trivial … / … pas du tout trivial

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3.4.6 Busoperationen (1/2)

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3.4.5 Busoperationen (2/2)

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3.6 Busbeispiele