Εφαρμογές Ψηφιακών Ηλεκτρονικων

Εφαρμογές Ψηφιακών Ηλεκτρονικων

Programming Logic Devices (PLDs)

(Συσκευές Προγραμματιζόμενης Λογικής)

Προγραμματιζόμενες Διατάξεις

Μνήμη Μόνο Ανάγνωσης (ROM) – ένας σταθερός αριθμός από πύλες AND και μια προγραμματιζόμενη διάταξη πυλών OR.

Προγραμματιζόμενη Λογική Πίνακα (PAL) – μια προγραμματιζόμενη διάταξη από πύλες AND που τροφοδοτούν μια σταθερή διάταξη πυλών OR.

Προγραμματιζόμενος Λογικός Πίνακας (PLA) - μια προγραμματιζόμενη διάταξη από πύλες AND που τροφοδοτούν μια προγραμματιζόμενη διάταξη πυλών OR.

Σύνθετη Προγραμματιζόμενη Λογική Διάταξη (CPLD) /Προγραμματιζόμενος Πίνακας Πεδίου Πύλης (FPGA) –πιο πολύπλοκες δομές – βλέπε παράρτημα του βιβλίου για προγραμματιζόμενες λογικές διατάξεις VLSI

Λογικες πυλες

και προγραμματιζομενοι

διακοπτες

Εισοδοι

(Λογικες Μεταβλητες) Εξοδοι

(Λογικες Συναρτησεις)

Μια PLD σαν "Μαυρο κουτι"

f 1

συστοιχια AND συστοιχια OR

Απομονωτες (Βuffers)

Αντιστροφειςκαι

P 1

P k

f m

x 1 x 2 x n

x 1 x 1 x n x n

Γενική δομή μιας Παράταξης προγραμματιζόμενης λογικής

(Programmable Logic Array – PLA)

Διάγραμμα πυλών μιας PLA

P1

P2

x1 x2 x3

Συστοιχία ΟR

Προγραμματιζομενες

Συστοιχία ΑΝD

Συνδεσεις

P3

P4

x1x2+x1x3'+x1'x2'x3 = f1 f2=x1x2+x1'x2'x3+x1x3

f 1

P 1

P 2

f 2

x 1 x 2 x 3

Επίπεδο OR

Επίπεδο AND

P 3

P 4

Συνηθισμένο σχηματικό διάγραμμα PLA

f1=x1x2+x1x3'+x1'x2'x3 f2=x1x2+x1'x2'x3+x1x3

f 1

P 1

P 2

f 2

x 1 x 2 x 3

Επίπεδο AND

P 3

P 4

Παράδειγμα μιας PAL (Programmable Array Logic)

f1=x1x2x3'+x1'x2x3

f2=x1'x2' +x1x2x3

A PLD programming unit

Συσκευή προγραμματισμού PLD

Printed cir

cuit board

Συσκευασια Plastic-leaded chip carrier (PLCC) με βαση

Complex Programmable Λogic Device - CPLD

I/O

blo

ck I/O

blo

ck

I/O

blo

ck I/O

blo

ck

Αγωγοί διασύνδεσης

Δομή Διάταξης Πολύπλοκης Προγραμματιζόμενης Λογικής (CPLD)

Υποσύστηματυπου PAL

Υποσύστηματυπου PAL

Υποσύστηματυπου PAL

Υποσύστηματυπου PAL

Τμήμα μιας CPLD

D Q

D Q

D Q

Υποσύστημα τύπου PAL

Υποσύστημα τυπου PAL

(a) CPLD in a Quad Flat Pack (QFP) package

Printed circuit board

To computer

(b) JTAG programming

Συσκευασία και προγραμματισμός CPLD

CPLD σε συσκευασία QFP (quad flat pack)

Τυπωμένο κυκλωμα

Προς υπολογιστή

JTAG (Joint Test Action Group) προγραμματισμός

Programmable LogicDevices

Intellectual Property Development Software

AlteraThe Programmable Solutions

Company

AlteraThe Programmable Solutions

Company

Programmable Logic Device Families

Source: DataquestLogic

StandardLogic

ASIC

ProgrammableLogic Devices(PLDs)

GateArrays

Cell-BasedICs

Full CustomICs

CPLDsSPLDs(PALs) FPGAs

AcronymsSPLD = Simple Prog. Logic Device PAL = Prog. Array of LogicCPLD = Complex PLDFPGA = Field Prog. Gate Array

Common ResourcesConfigurable Logic Blocks (CLB)

– Memory Look-Up Table– AND-OR planes– Simple gates

Input / Output Blocks (IOB)– Bidirectional, latches, inverters,

pullup/pulldownsInterconnect or Routing

– Local, internal feedback, and global

CPLDs and FPGAs

CPLD FPGA

Architecture PAL/22V10-like Gate array-likeMore Combinational More Registers + RAM

Density Low-to-medium Medium-to-high 0.5-10K logic gates 1K to 500K system gates

Performance Predictable timing Application dependent Up to 200 MHz today Up to 135MHz today

Interconnect “Crossbar” Incremental

Complex Programmable Logic Device Field-Programmable Gate Array

ALTERA CPLDS

Hierarchical PLD structure– First level: LABs (Functional

blocks); LAB is similar to SPLDs– Second Level: Interconnections

among LABs LAB consists of

– Product term array– Product term distribution– Macro-cells– Expander product terms

Interconnection region: PIA EPROM/EEPROM based Example: MAX5K, MAX7K

Altera generic architecture

MAX 5000

Three wide AND gate feed an OR gate (Sum of products) XOR gate may be used in arithmetic operations or in polarity selection One flipflop per macrocell; Outputs may be registered Flipflop preset and clear are via product terms; Clock may be either system

clock or internally generated Output may be driven out or fedback Feedback is both local and global; Local feedback is within macrocell and is

quicker

MAX5K Macrocell

MAX 5000

Number of product terms to macrocell limited Wider functions implemented via expander product terms Foldback NAND structure Inputs are from PIA, expander product term and macrocell feedback Outputs of expander product term are sent to other macrocell and to

itself

MAX5000 Expander Product Term

Λογικο block Διακοπτες διασυνδεσης

block Εισοδου/ Εξοδου

I/O block I/O

blo

ck I/O

blo

ck

Δομη μιας FPGA (Field Programmable Gate Array)

Look-up Table δυο μεταβλητων

x 1

x 2

f

0/1

0/1

0/1

0/1

0 0 1 1

0 1 0 1

1 0 0 1

x 1 x 2

(b) f 1 x 1 x 2 x 1 x 2 + =

x 1

x 2

1

0

0

1

f 1

f 1

Παράδειγμα λογικού blockLook-up Table (LUT)

00011011

01

01

01

x

01

x

f

0/1

0/1

0/1

0/1

0/1

0/1

0/1

0/1

x 2

x 3

x 1

Ένα LUT τριών μεταβλητών

01

01

01

Figure 3.39 A section of a programmed FPGA

0 1 0 0

0 1 1 1

0 0 0 1

x 1

x 2

x 2

x 3

f 1

f 2

f 1 f 2

f

x 1

x 2

x 3 f

Ένα τμήμα μιας προγραμματισμένης FPGA

f1= x1x2

f2=x2'x3

f= f1+f2

Ένα τμημα με δυο σειρες πυλων σε ένα standard cell chip

f 1

f 2 x 1

x 3

x 2

Custom Chips, Standard Cells, Gate Arrays

f1=x1x2+x1x3'+x1'x2'x3

f2=x1x2+x1'x2'x3+x1x3

Μια παράταξη πυλών τύπου "sea-of-gates"

f 1

x 1

x 3

x 2

f1=x2x3'+x1x3

Υλοποίηση λογικής συνάρτησης σε συστοιχία πυλών τύπου "sea-of-gates"

f1

S1

S2

f2

x1 x2 x3Συστοιχια NOR

Συστοιχια NOR

S3

S4

x4

S5

S6

V DD

V DD

f1=(x1+x3)(x1+x2')(x1'+x2+x3')f2=(x1+x2')(x1+x3')(x1'+x2)

Προγραμματιζόμενη PLA τύπου NOR-NOR (γινόμενα αθροισμάτων)

f1

P1

P2

f2

x1 x2 x3 NOR plane

NOR plane

P3

P4

x4

P5

P6

VDD

VDD

PLA τύπου NOR-NOR για υλοποίηση σε μορφή «άθροισμα γινομένων»

f1=x1x2+x1x3'+x1'x2'x3 f2=x1x2+x1'x2'x3'

f 2

P 1

P 2

x 1 x 2 x 3

P 3

P 4

x 4

P 5

P 6

V DD

f 1

Συστοιχια NOR

PAL τύπου NOR Υλοποίηση σε «άθροισμα γινομένων»

f1=x1x2+x1x3'+x1'x2'x3

f2=x1x2+x1'x2'x3'+x1'x1

Sel 2

Sel 1

Sel 0

Sel 2 m 1 –

Address

Read

d 0 d n 1 – d n 2 –

m -to-2

m deco

der

0/1 0/1 0/1

0/1 0/1 0/1

0/1 0/1 0/1

0/1 0/1 0/1

Data

a 0

a 1

a m 1 –

H δομη μιας ROM 2mxn