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Zynq-7000 SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 6 22 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に よっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきまし ては、必ず最新英語版をご参照ください。
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Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日...

Mar 04, 2020

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Zynq-7000 SoC パッケージおよびピン配置ガイド

UG865 (v1.8.1) 2018 年 6 月 22 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

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改訂履歴

次の表に、 この文書の改訂履歴を示します。

日付 バージョ ン 改訂内容

2018 年 6 月 22 日 1.8.1 編集上の更新のみ。 技術的内容の更新はあ り ません。

2018 年 3 月 14 日 1.8 第 1章で、 表 1-5 の RSVDGND の説明を変更。

第 2章で、 表 2-1 のリ ンクを更新。

第 4章で、 『モノ リ シッ ク FPGA フ リ ップチップ パッケージの Forged リ ッ ドから Stamped

リ ッ ドへの変更』 (XCN16004) に対応して、 図 4-13: 「FFG900 (XC7Z035、 XC7Z045、 およ

び XC7Z100) Stamped リ ッ ド付きフ リ ップチップ BGA パッケージの仕様」 を追加。

2017 年 6 月 14 日 1.7 該当する場合、 XC7Z007S、 XC7Z012S、 XC7Z014S デバイスを追加。

第 5章で、 パッケージと 「パッケージのリ フロー最大温度 (本体)」 を更新。 「熱モデルの

サポート 」、 「TIM を介してヒート シンクからパッケージに加わる圧力」、 「コンフォーマル

コーティング」 セクシ ョ ンにその他の更新。

第 6章で、 図 6-1 を更新してバーコード マーキングおよび鉛フ リー マークを追加。

『鉛フ リー パッケージ (FFG/FBG/SBG) 内の鉛フ リー バンプおよびサブス ト レートの混合

出荷』 (XCN16022) [参照 14] に記載されている通り、 「鉛フ リー マーク」 の説明を追加。

『7 シ リーズ、 UltraScale、および UltraScale+ 製品のト ップ マーキングの変更』 (XCN16014)

に記載の変更を反映させるため表 6-1 の 「バーコード」 セクシ ョ ンを変更。

117ページの法的免責事項を更新。

2016 年 3 月 1 日 1.6 必要に応じて RF1156 パッケージおよび RoHS 準拠オプシ ョ ン (FFV パッケージ) を追加し

て更新。

表 1-5 で、 「PS_POR_B」 および 「SRCC」 の説明を更新。

FF/FFG/FFV900 パッケージの XC7Z035 を表 1-6 に追加。

第 4章の図を多数更新。 図 4-15 の FF/FFG/FFV1156 パッケージの機械的図面を置換。

第 5章 「温度仕様」 のすべてのセクシ ョ ンについて、 業界標準ガイ ド ラインに基づいて完

全に変更。 以前は付録 B にあった 「熱伝導材料」 セクシ ョ ンを更新し、 「TIM を介して

ヒート シンクからパッケージに加わる圧力」 を追加。

付録 B で、 「熱伝導材料の理由」 セクシ ョ ンを第 5章に移動し、 「パッケージ荷重の仕様」

セクシ ョ ンを削除。

2014 年 11 月 17 日 1.5 XC7Z035 デバイスを仕様全体に追加。 6ページに実装材料の ULA (ultra-low alpha) に関す

る説明を追加。 27ページに注記を追加。 図 5-4 「フ リ ップチップ BGA パッケージの熱管

理の方法」 を更新。 表 5-2 と図 5-7 でピーク温度 (本体) の値を変更。 また温度上昇率と温

度低下率を 2℃/秒に変更。 表 5-3 のパッケージのリ フロー最大温度 (本体) の値を更新し、

注記 1 を追加。 「はんだ付けガイ ド ライン」 セクシ ョ ンを更新。 「ポス ト リ フロー /ク リー

ニング/ウォ ッシング」 および 「コンフォーマル コーティング」 のセクシ ョ ンを追加。

「参考資料」 を更新。

Zynq‐7000 SoC パッケージ ガイド 2UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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2014 年 6 月 11 日 1.4 XQ7Z045 の RF900 パッケージを表 1-1、 表 1-3、 表 1-4、 表 2-1、 表 3-1、 図 3-45、 図 3-46、

図 3-47、 図 3-48、 図 4-18、 および表 5-1 に追加。

XC7Z015 のバンク番号を更新 (図 1-2)。

XA7Z030 を表 1-3、 表 1-4、 表 2-1、 表 3-1、 図 1-4、 図 3-25、 図 3-26、 図 3-27、 図 3-28、

図 4-6、 図 4-7、 および表 5-1 に追加。

表 1-5 の 「PUDC_B」 と 「PS_MIO_VREF」 の説明を更新。 GTP/GTX の XY 座標を図 1-2、

図 1-4、 図 1-5、 および図 1-6 に追加。

第 3章で、 メモ リ グループ化の凡例の DCI ピンの説明を更新。

「ヒート シンクの取り外し手順」 および 「パッケージの圧力対応能力」 のセクシ ョ ンを

追加。 明確にするために、 特定のデバイス情報を使用して図 5-7 および表 5-3 を更新。

第 7章 「梱包と出荷」 を追加。

2013 年 11 月 12 日 1.3 CLG485、 SBG485、 および FFG1156 パッケージを追加。 XC7Z015 および XC7Z100 デバイ

スを追加。 XA Zynq-7000 SoC デバイス (XA7Z010 および XA7Z020) を追加。

Zynq-7000Q SoC デバイス (XQ7Z020、 XQ7Z030、 XQ7Z045) と RF484 および RF676 パッ

ケージを追加。 法的免責事項を更新。

表 1-1 および表 1-4 の利用可能な最大 PS I/O 数を 128 に変更。表 1-5 の 「PUDC_B」 の説明

を更新。

表 5-1 のデータを更新し、 注記 1 を追加。 第 5章の 「鉛フ リーのリ フローはんだ付け」 セ

クシ ョ ンを更新。 表 5-3 のフ リ ップチップ パッケージの MSL を更新。

図 6-1 からエンジニア リ ング サンプルであるこ とを示すト ップ マーキングを削除。

付録 A 「推奨する PCB デザイン ルール」 を更新。

2013 年 2 月 14 日 1.2 表 1-5 の VCCPLL を更新し、 注記 2 を追加。

図 3-8 および図 3-16 を更新。

図 4-1 を変更し、 A および A2 の最大サイズを増加。 図 4-11 を更新。 図 4-6、 図 4-7、

図 4-9、 および図 4-12 を追加。

表 5-1 の XC7Z010 および XC7Z020 デバイスの熱抵抗データを更新。

付録 B 「 リ ッ ド レス フ リ ップチップ パッケージ用ヒート シンクのガイ ド ライン」 を更新。

2012 年 9 月 24 日 1.1 文書全体に CLG225 の記述を追加。

11ページの表 1-5 の RSVDVCC[3:1] および PS_MIO_VREF の説明を明確化。 注記 9 に

DXN_0 の説明を追加。

第 3章: ピン配置図の凡例を変更。

第 4章: 機械的な図を追加。

2012 年 5 月 8 日 1.0 ザイ リ ンクス初版

日付 バージョ ン 改訂内容

Zynq‐7000 SoC パッケージ ガイド 3UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 4: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章: パッケージ概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

デバイス /パッケージの組み合わせおよび最大 I/O 数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ピンの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

パッケージ間のピン互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

ダイ レベルでのバンク番号の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

第 2章: Zynq‐7000 SoC のパッケージ ファイルASCII のパッケージ ファ イルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

ASCII ピン配置ファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

第 3章: デバイスの図概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Zynq-7000 SoC デバイスの図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

第 4章: 機械的図面概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

CLG225 ワイヤボンド チップスケール BGA (XC7Z007S、 XC7Z010、 および XA7Z010) (0.8mm ピッチ) . . . . . . . 73

CLG400 (XC7Z007S、 XC7Z010、 XA7Z010、 XC7Z014S、 XC7Z020、 および XA7Z020) および CL400 (XQ7Z020) ワイヤボンド チップスケール BGA (0.8mm ピッチ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

CLG484 (XC7Z014S、 XC7Z020、 XA7Z020)、 CL484 (XQ7Z020) および CLG485 (XC7Z012S および XC7Z015) ワイヤボンド チップスケール BGA (0.8mm ピッチ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

SBG485/SBV485 (XC7Z030) フ リ ップチップ リ ッ ド レス BGA (0.8mm ピッチ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

FBG484/FBV484 (XC7Z030、 XA7Z030、 および XQ7Z030) フ リ ップチップ リ ッ ド レス BGA (1.0mm ピッチ) . . . 78

FBG676/FBV676 (XC7Z030、 XC7Z035、 および XC7Z045) フ リ ップチップ リ ッ ド レス BGA (1.0mm ピッチ) . . . 80

FFG676/FFV676 (XC7Z030) フ リ ップチップ BGA (1.0mm ピッチ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

FFG676/FFV676 フ リ ップチップ BGA (XC7Z035 および XC7Z045) (1.0mm ピッチ). . . . . . . . . . . . . . . . . . . . . . . . . . 84

FFG900 (XC7Z035、 XC7Z045、 および XC7Z100) Stamped リ ッ ド付きフ リ ップチップ BGA (1.0mm ピッチ) . . . . 85

FFG900/FFV900 (XC7Z035、 XC7Z045、 および XC7Z100) フ リ ップチップ BGA (1.0mm ピッチ) . . . . . . . . . . . . . . 86

FFG1156/FFV1156 (XC7Z100) フ リ ップチップ BGA (1.0mm ピッチ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

RB484 高耐久性フ リ ップチップ BGA (XQ7Z030) (1.0mm ピッチ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

RF676 (XQ7Z030 および XQ7Z045) および RFG676 (XQ7Z045) 高耐久性フ リ ップチップ BGA (1.0mm ピッチ) . . 89

RF900 (XQ7Z045 および XQ7Z100) 高耐久性フ リ ップチップ BGA (1.0mm ピッチ) . . . . . . . . . . . . . . . . . . . . . . . . . . 90

RF1156 (XQ7Z100) 高耐久性フ リ ップチップ BGA (1.0mm ピッチ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Zynq‐7000 SoC パッケージ ガイド 4UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 5章: 温度仕様概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

熱抵抗データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

熱モデルのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

熱管理ス ト ラテジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

熱伝導材料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

ヒート シンクの取り外し手順 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

はんだ付けガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

第 6章: パッケージ マークマーキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

第 7章: 梱包と出荷概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

付録 A: 推奨する  PCB デザイン  ルールBGA パッケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

付録 B: リ ッ ドレス フリ ップチップ パッケージ用ヒートシンクのガイド ラインリ ッ ド レス フ リ ップチップ BGA (FB/FBG/FBV) 用ヒート シンクの取り付け方法. . . . . . . . . . . . . . . . . . . . . . . . . . 111

ヒート シンクの取り付け方法の種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

付録 C: その他のリソースザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

ソ リ ューシ ョ ン センター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Zynq‐7000 SoC パッケージ ガイド 5UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1章

パッケージ概要

概要

この章では、 次について説明します。

• はじめに

• デバイス /パッケージの組み合わせおよび最大 I/O 数

• ピンの説明

• パッケージ間のピン互換性

• ダイ レベルでのバンク番号の概要

はじめに

このセクシ ョ ンでは、 0.8mm ピッチのワイヤボンド パッケージ、 0.8mm と 1.0mm ピッチのフ リ ップチップおよび

ファインピッチ BGA パッケージで利用可能な Zynq®-7000 SoC のピン配置について説明します。

配置の最適化と分配の均等化に加え、 電源ピンおよび GND ピン数の最適化を行う こ とによって、 パッケージのイン

ダクタンスが最小限に抑えられます。

フ リ ップチップ パッケージ (FFG、 FBG、 SBG、 RFG) は、 RoHS 6/6 準拠であ り、 C4 バンプにリードが存在する とい

う適用除外項目 No. 15 があ り ます。 C4 バンプは、 半導体のダイおよびパッケージ基板間で実現可能な電気的接続に

使用されます。 「鉛フ リー マーク」 が付いている FFG、 FBG、 SBG デバイスは RoHS 6/6 準拠であ り、 適用除外項目

No. 15 を使用しません。

FFV、 FBV、 SBV のフ リ ップチップ パッケージは RoHS 6/6 準拠であ り、 適用除外項目 No. 15 を使用しません。

CLG 非フ リ ップチップ パッケージは、 RoHS 6/6 準拠です。 一部は鉛パッケージを選択できます。

特定のパッケージでサポート されている Zynq-7000 SoC デバイスはすべてピン配置に互換性があ り ます。

Zynq‐7000 SoC パッケージ ガイド 6UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

Zynq-7000 SoC には、 専用 I/O や多目的 I/O が数多くあ り、 Zynq-7000 SoC メモ リ インターフェイス (DDR I/O)、 多重

化されたペリ フェラル (MIO)、 および制御用に利用できるピンが常に 128 本あり ます。 Zynq-7000 SoC プログラマブ

ル ロジッ クは、 コンフ ィギュレーシ ョ ンやアナログ/デジタル変換 (XADC) 専用のピンを提供するほか、 各デバイス

で必要な SelectIO™ リ ソース (SIO) やマルチギガビッ ト シ リ アル ト ランシーバー (GTP または GTX) 用のピンも提供

します。 SIO を使用して MIO を拡張し、 プロセッシング システム (PS) の固定されたペリ フェラルをさ らに有効に活

用できます。

各デバイスは、 I/O 規格を柔軟に選択できるよ うに I/O バンクに分割されています ( 『7 シ リーズ FPGA SelectIO リ

ソース ユーザー ガイ ド』 (UG471) [参照 8] 参照)。 PS I/O については、 『Zynq-7000 SoC テクニカル リ ファレンス マ

ニュアル』 (UG585) [参照 1] で説明されています。 表 1-5 で、 すべてのピン タイプについて説明しています。

Zynq-7000 SoC のフ リ ップチップ アセンブリは、 アルファ線放出量が 0.002cph/cm2 未満と規定されている ULA

(ultra-low alpha) 材料を使用して製造されています。 したがって、 1 平方センチメートル、 1 時間あたりに 0.002 個未

満のアルファ粒子しか放出しません。

Zynq‐7000 SoC パッケージ ガイド 7UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

デバイス/パッケージの組み合わせおよび最大 I/O 数

表 1-1 に、 Zynq-7000 SoC BGA パッケージのユーザー I/O の最大数を示します。

表 1-2 に 17 本の専用 I/O ピンを示します。

表 1‐1: Zynq-7000 SoC パッケージの仕様

パッケージ(1) 説明

パッケージの仕様

パッケージ タイプ

ピッチ (mm) サイズ (mm)最大

SelectIO リソース数(2)最大

PS I/O 数

CL/CLG225

ワイヤボンド

BGA 0.8 13 x 13 54 86

CL/CLG400 BGA 0.8 17 x 17 125 128

CL/CLG484 BGA 0.8 19 x 19 200 128

CL/CLG485 BGA 0.8 19 x 19 150 128

SBG/SBV485フ リ ップチップ

リ ッ ド レス

BGA 0.8 19 x 19 150 128

FB/FBG/FBV484 BGA 1.0 23 x 23 163 128

FB/FBG/FBV676 BGA 1.0 27 x 27 250 128

FF/FFG/FFV676

フ リ ップチップ

BGA 1.0 27 x 27 250 128

FF/FFG/FFV900 BGA 1.0 31 x 31 362 128

FF/FFG/FFV1156 BGA 1.0 35 x 35 400 128

RB484高耐久性フ リ ップ

チップ リ ッ ド レスBGA 1.0 23 x 23 163 128

RF/RFG676高耐久性フ リ ップ

チップ

BGA 1.0 27 x 27 250 128

RF900 BGA 1.0 31 x 31 362 128

RF1156 BGA 1.0 35 x 35 400 128

注記:1. 鉛パッケージ オプシ ョ ン (CLxxx/FFxxx/FBxxx) があ り ます。 RoHS 準拠オプシ ョ ン (FFG/FFV、 FBG/FBV、 SBG/SBV、 CLG、 および RFG) については、 6ページの 「はじめに」 で説明されています。

2. 最大 I/O 数には、 コンフ ィギュレーシ ョ ン バンク 0 (表 1-2) または GT シ リ アル ト ランシーバーのピンは含まれていません。

表 1‐2: Zynq‐7000 SoC のコンフ ィギュレーシ ョ ン  バンク  (バンク  0) 内のピン

DXP_0 VCCBATT_0 INIT_B_0 TDO_0 TDI_0 GNDADC_0

DXN_0 DONE_0 VN_0 TCK_0 VREFN_0 VCCADC_0

PROGRAM_B_0 VP_0 TMS_0 VREFP_0 CFGBVS_0

Zynq‐7000 SoC パッケージ ガイド 8UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

デバイス/パッケージ別のシリアル ト ランシーバー チャネル

表 1-3 に、 ほぼすべての Zynq-7000 SoC デバイスの GTX シ リ アル ト ランシーバーのチャネル数を示します。 すべて

のデバイスで、 1 つのシ リ アル ト ランシーバー チャネルは MGTRXP、 MGTRXN、 MGTTXP、 および MGTTXN ピン

で 1 組です。CLG485 パッケージの XC7Z012S および XC7Z015 には 4 つの GTP シ リアル ト ランシーバー チャネルが

あ り ます。

表 1-4 に、 Zynq-7000 SoC デバイス /パッケージの組み合わせにおける使用可能な SelectIO リ ソース (SIO) 数、 差動

SIO ペア数、および PS I/O 数を示します。該当する場合、 3.3V 対応の HR (High Range) バンクおよび 1.8V 対応の HP

(High Performance) バンクの SIO 数も記載します。

重要:パッケージのインダクタンスによ り、 各デバイス /パッケージでサポート される同時スイ ッチ出力数は制限され

ます。 特定のアプリ ケーシ ョ ンでどの程度制限されるかは、 Vivado Design Suite の report_ssn ツールで確認できます。

詳細は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471) [参照 8] の 「同時スイ ッチ出力」 セクシ ョ ン

を参照してください。

表 1‐3:デバイス/パッケージ別のシリアル ト ランシーバー チャネル

デバイス

パッケージ別 GTX (または GTP) チャネル数

CL/CLG225CL/CLG400CL/CLG484

CL/CLG485FB/FBG/FBV484SBG/SBV485

RB484

FB/FBG/FBV676FF/FFG/FFV676RF/RFG676

FF/FFG/FFV900RF900

FF/FFG/FFV1156RF1156

XC7Z007S – – – – – –

XC7Z010

XA7Z010– – – – – –

XC7Z012S – 4 (GTP) – – – –

XC7Z015 – 4 (GTP) – – – –

XC7Z014S – – – – – –

XC7Z020

XA7Z020– – – – – –

XC7Z030 – – 4 4 – –

XA7Z030 – – 4 – – –

XC7Z035 – – – 8 16 –

XC7Z045 – – – 8 16 –

XC7Z100 – – – – 16 16

XQ7Z020 – – – – – –

XQ7Z030 – – 4 4 – –

XQ7Z045 – – – 8 16 –

XQ7Z100 – – – – 16 16

Zynq‐7000 SoC パッケージ ガイド 9UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

表 1‐4:デバイス/パッケージの組み合わせにおける使用可能な SIO 数および PS I/O 数

デバイス I/O ピン

CL225CLG225

CL400CLG400

CL484CLG484CLG485

FB484FBG484FBV484RB484

SBG485SBV485

FB676 FBG676FBV676FF676FFG676FFV676RF676RFG676

FF900FFG900FFV900RF900

FF1156FFG1156FFV1156RF1156

SIO PSI/O

SIO PSI/O

SIO PSI/O

SIO PSI/O

SIO PSI/O

SIO PSI/O

SIO PSI/O

SIO PSI/OHR HP HR HP HR HP HR HP HR HP HR HP HR HP HR HP

XC7Z007Sユーザー I/O 54 0 86 100 0 128 – – – – – – – – – – – – – – – – – –

差動 27 0 – 48 0 – – – – – – – – – – – – – – – – – – –

XC7Z010

XA7Z010

ユーザー I/O 54 0 86 100 0 128 – – – – – – – – – – – – – – – – – –

差動 27 0 – 48 0 – – – – – – – – – – – – – – – – – – –

XC7Z012Sユーザー I/O – – – – – – 150 0 128 – – – – – – – – – – – – – – –

差動 – – – – – – 72 0 – – – – – – – – – – – – – – – –

XC7Z015ユーザー I/O – – – – – – 150 0 128 – – – – – – – – – – – – – – –

差動 – – – – – – 72 0 – – – – – – – – – – – – – – – –

XC7Z014Sユーザー I/O – – – 125 0 128 200 0 128 – – – – – – – – – – – – – – –

差動 – – – 60 0 – 96 0 – – – – – – – – – – – – – – – –

XC7Z020

XA7Z020

ユーザー I/O – – – 125 0 128 200 0 128 – – – – – – – – – – – – – – –

差動 – – – 60 0 – 96 0 – – – – – – – – – – – – – – – –

XC7Z030ユーザー I/O – – – – – – – – – 100 63 128 50 100 128 100 150 128 – – – – – –

差動 – – – – – – – – – 48 29 – 24 48 – 48 72 – – – – – – –

XA7Z030ユーザー I/O – – – – – – – – – 100 63 128 – – – – – – – – – – – –

差動 – – – – – – – – – 48 29 – – – – – – – – – – – – –

XC7Z035ユーザー I/O – – – – – – – – – – – – – – – 100 150 128 212 150 128 – – –

差動 – – – – – – – – – – – – – – – 48 72 – 102 72 – – – –

XC7Z045ユーザー I/O – – – – – – – – – – – – – – – 100 150 128 212 150 128 – – –

差動 – – – – – – – – – – – – – – – 48 72 – 102 72 – – – –

XC7Z100ユーザー I/O – – – – – – – – – – – – – – – – – – 212 150 128 250 150 128

差動 – – – – – – – – – – – – – – – – – – 102 72 – 120 72 –

XQ7Z020ユーザー I/O – – – 125 0 128 200 0 128 – – – – – – – – – – – – – – –

差動 – – – 60 0 – 96 0 – – – – – – – – – – – – – – – –

XQ7Z030ユーザー I/O – – – – – – – – – 100 63 128 – – – 100 150 128 – – – – – –

差動 – – – – – – – – – 48 29 – – – – 48 72 – – – – – – –

XQ7Z045ユーザー I/O – – – – – – – – – – – – – – – 100 150 128 212 150 128 – – –

差動 – – – – – – – – – – – – – – – 48 72 – 102 72 – – – –

XQ7Z100ユーザー I/O – – – – – – – – – – – – – – – – – – 212 150 128 250 150 128

差動 – – – – – – – – – – – – – – – – – – 102 72 – 120 72 –

Zynq‐7000 SoC パッケージ ガイド 10UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

ピンの説明

表 1-5 で、 Zynq-7000 SoC パッケージで使用されるピンについて説明します。

注記:専用の汎用ユーザー I/O ピンもあ り、 個別に表 1-5 に示します。 これらにはピン名が IO_LXXY_ZZZ_# または

IO_XX_ZZZ_# で始まる多目的ピンもあ り ます。 ZZZ は、 汎用ユーザー I/O であるこ とに加えて、 1 つまたは複数の

機能を表します。 特定の機能を使用しない場合は、 これらのピンをユーザー I/O と して使用できます。

表 1‐5: Zynq‐7000 SoC ピンの説明

ピン名 タイプ 方向 説明

ユーザー I/O ピン

IO_LXXY_#

IO_XX_#専用 入力/出力

ほとんどのユーザー I/O ピンは差動信号に対応しており、 差動

ペアと してインプリ メン トできます。 上下にある I/O ピンは常

にシングルエンドです。各ユーザー I/O は IO_LXXY_# という形

式で表されます。

• IO はユーザー I/O ピンを示す。

• L は差動ペアを示す (XX はバンク固有のペア、 Y = [P|N] は差

動ペアの正/負側)

• # はバンク番号を示す

コンフ ィギュレーシ ョ ン  ピン

これらのピンの詳細は、 『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG470) [参照 10] の表 「コンフ ィ

ギュレーシ ョ ン ピンの定義」 を参照してください。 その他に、 『Zynq-7000 SoC テクニカル リ ファレンス マニュアル』

(UG585) [参照 1] の章 「ブートおよびコンフ ィギュレーシ ョ ン」 も参照して ください。

DONE_0 専用(1) 双方向アクティブ High で、 コンフ ィギュレーシ ョ ンが正常に終了した

こ とを表します。

INIT_B_0 専用(1)

双方向

(オープン

ド レイン)

アクティブ Low で、 コンフ ィギュレーシ ョ ン メモ リの初期化を

表します。

PROGRAM_B_0 専用(1) 入力コンフ ィギュレーシ ョ ン ロジッ クに対するアクティブ Low の非

同期リセッ トです。

TCK_0 専用(1) 入力 JTAG ク ロ ッ クです。

TDI_0 専用(1) 入力 JTAG データ入力です。

TDO_0 専用(1) 出力 JTAG データ出力です。

TMS_0 専用(1) 入力 JTAG モード選択ピンです。

CFGBVS_0 専用(1) 入力

専用のコンフ ィギュレーシ ョ ン バンク 0 のコンフ ィギュレー

シ ョ ン前の I/O 規格の種類を選択します。 バンク 0 の VCCO が

2.5V または 3.3V の場合は、 このピンを VCCO_0 に接続する必要

があ り ます。 バンク 0 の VCCO に 1.8V 以下が供給されている場

合は、 このピンを GND に接続する必要があ り ます。

注記:デバイスの損傷を防ぐため、 このピンは正し く接続して

ください。 詳細は、 『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン

ユーザー ガイ ド』 (UG470) [参照 10] の 「コンフ ィギュレーシ ョ

ン バンク電圧の選択」 を参照してください。

Zynq‐7000 SoC パッケージ ガイド 11UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

PUDC_B 多目的 入力

コンフ ィギュレーシ ョ ン中のプルアップ (負論理)

電源投入後およびコンフ ィギュレーシ ョ ン中に SelectIO ピンの内部プルアップ抵抗を有効にするアクティブ Low の入力信号です。

° Low にする と、 各 SelectIO ピンの内部プルアップ抵抗が有効になり ます。

° High にする と、 各 SelectIO ピンの内部プルアップ抵抗が無効になり ます。

直接 (または 1k 以下の抵抗を介して) VCCO_34 または GND に接続して ください。

注意: コンフ ィギュレーシ ョ ン前およびコンフ ィギュレーシ ョン中は、 このピンをフロートにしないでください。

電源/グランド  ピン

GND 専用 N/A グランド コモンへ接続するピンです。

VCCPINT 専用 N/APS 用の 1.0V ロジッ ク電源ピンです。PL VCCINT 電源から独立し

ています。

VCCPAUX 専用 N/APS 用の 1.8V 補助電源ピンです。 PL VCCAUX 電源から独立して

います。

VCCO_MIO0 専用 N/A MIO バンク 500 用の 1.8V ~ 3.3V PS I/O 電源ピンです。

VCCO_MIO1 専用 N/A MIO バンク 501 用の 1.8V ~ 3.3V PS I/O 電源ピンです。

VCCO_DDR 専用 N/A 1.2V ~ 1.8V DDR I/O 電源ピンです。

VCCPLL(2) 専用 N/A

PS 用の 1.8V PLL 電源ピンです。 0.47µF ~ 4.7µF 0402 キャパシタを VCCPLL BGA ビアの近くに配置する必要があ り ます。 さ らに、 VCCPAUX から電源供給する場合は、 VCCPLL にフェライ ト ビーズ (120、 100MHz、 サイズ 0603) とデカップリ ング キャパシタ (10µF、 サイズ 0603) を用いてフ ィルタ リ ングし、 PLL ジッターを最小限に抑える必要があ り ます。

VCCAUX 専用 N/A 補助回路の 1.8V 電源ピンです。

VCCAUX_IO_G#(3) 専用 N/A 補助 I/O 回路の 1.8V/2.0V 電源ピンです。

VCCINT 専用 N/A 内部コア ロジッ クの 1.0V 電源ピンです。

VCCO_#(4) 専用 N/A 出力ド ライバーの電源ピンです (バンクごと )。

VCCBRAM 専用 N/A PL ブロ ッ ク RAM の 1.0V 電源ピンです。

VCCBATT_0 専用 N/A復号化キーを格納したメモ リのバッ クアップ電源です。 このメ

モ リ を使用しない場合は、 適切な VCC または GND に接続する必要があ り ます。 (5)

VREF 多目的 N/A入力しきい値電圧ピンです。 外部しきい値電圧が不要な場合、

ユーザー I/O です (バンクごと )。

RSVDVCC[3:1] 専用 N/A 予約ピン — VCCO_0 へ接続してください。

RSVDGND 専用 N/A 予約ピン — 接続しないでください。

表 1‐5: Zynq‐7000 SoC ピンの説明 (続き)

ピン名 タイプ 方向 説明

Zynq‐7000 SoC パッケージ ガイド 12UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

PS MIO ピン

PS_POR_B 専用 入力

パワーオン リセッ ト ピンです。 電源投入シーケンス中は、

VCCPINT、 VCCPAUX、 および VCCO_MIO0 が最小動作レベルに達

し、 PS_CLK 基準クロ ッ クが仕様の範囲内になるまで、

PS_POR_B を GND にアサートする必要があ り ます。 ディア

サート される と、 PS がブート プロセスを開始します。 電源切

断時は、 VCCPINT が 0.80V に達する前に次の 4 つの条件の少な

く と も 1 つを満たす必要があ り ます。

° PS_POR_B 入力が GND にアサート される。

° PS_CLK 入力への基準クロ ッ クが無効化される。

° VCCPAUX が 0.70V 未満になる。

° VCCO_MIO0 が 0.90V 未満になる。

PS の eFUSE を保全するために、 VCCPINT が 0.40V に達するま

で、 該当する条件を維持する必要があ り ます。

電源投入シーケンスの詳細は、 『Zynq-7000 SoC (Z-7007S、

Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および

AC スイ ッチ特性』 (DS187) [参照 4] および 『Zynq-7000 SoC

(Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特性および AC スイ ッチ

特性』 (DS191) [参照 5] を参照してください。

PS_CLK 専用 入力システムの基準クロ ッ ク ピンです。 このピンは、 30MHz ~

60MHz で駆動する必要があ り ます。

PS_SRST_B 専用 入力

システム リセッ ト ピンです。 デバッグ時に使用します。 0 のと

きは、 強制的に PS のシステム リセッ ト シーケンスを実行しま

す。

PS_MIO_VREF 専用 電圧基準

PS_MIO_VREF は、 RGMII 入力レシーバーに基準電圧を供給し

ます。

RGMII インターフェイスを使用しない場合、 PS_MIO_VREF ピ

ンはフロートのままにできます。

RGMII インターフェイスを使用する場合は、 このピンを

VCCO_MIO1 の 1/2 に等しい電圧に接続します。

例: HSTL18 RGMII インターフェイスを使用する場合は、

VCCO_MIO1 を 1.8V に設定します。 PS_MIO_VREF は、 0.9V に設

定する必要があ り ます。

PS_MIO_VREF の生成には抵抗分割回路を使用できます。

デカップリ ングの推奨事項については、 『Zynq+7000 SoC PCB デ

ザイン ガイ ド』 (UG933) [参照 2] を参照して ください。

PS_MIO[53:0] 多目的 入力/出力

このピンは多目的 I/O であ り、 さまざまな I/O インターフェイス

をサポートするよ う設定できます。 SPI やクワッ ド フラ ッシュ、

NAND、 USB、 イーサネッ ト、 SDIO、 UART、 SPI、 GPIO イン

ターフェイスなど、 複数の I/O インターフェイスをサポート し

ます。

表 1‐5: Zynq‐7000 SoC ピンの説明 (続き)

ピン名 タイプ 方向 説明

Zynq‐7000 SoC パッケージ ガイド 13UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

PS DDR ピン

PS_DDR_CKP 専用 出力 DDR 差動クロ ッ クの正側です。

PS_DDR_CKN 専用 出力 DDR 差動クロ ッ クの負側です。

PS_DDR_CKE 専用 出力 DDR ク ロ ッ ク イネーブルです。

PS_DDR_CS_B 専用 出力 DDR チップ セレク トです。

PS_DDR_RAS_B 専用 出力 DDR RAS 制御信号です。

PS_DDR_CAS_B 専用 出力 DDR CAS 制御信号です。

PS_DDR_WE_B 専用 出力 DDR 書き込みイネーブル信号です。

PS_DDR_BA[2:0] 専用 出力 DDR バンク アドレスです。

PS_DDR_A[14:0] 専用 出力 DDR 行および列アドレスです。

PS_DDR_ODT 専用 出力 DDR 終端制御です。

PS_DDR_DRST_B 専用 出力 DDR3 デバイスの DDR リセッ ト信号です。

PS_DDR_DQ[31:0] 専用 入力/出力 DDR データです。

PS_DDR_DM[3:0] 専用 出力 DDR データ マスクです。

PS_DDR_DQS_P[3:0] 専用 入力/出力 DDR 差動データ ス ト ローブの正側です。

PS_DDR_DQS_N[3:0] 専用 入力/出力 DDR 差動データ ス ト ローブの負側です。

PS_DDR_VRP 専用 出力

DDR DCI 電圧基準の正側であ り、 DDR I/O の駆動能力を調整す

るために使用されます。 抵抗を付けて GND へ接続します。

抵抗値は、 DDR 終端と ト レースのインピーダンスの 2 倍にして

ください。

PS_DDR_VRN 専用 出力

DDR DCI 電圧基準の負側であ り、 DDR I/O の駆動能力を調整す

るために使用されます。 抵抗を付けて VCCO_DDR へ接続します。

抵抗値は、 DDR 終端と ト レースのインピーダンスの 2 倍にして

ください。

PS_DDR_VREF[1:0] 専用 電圧基準 DDR インターフェイスの電圧基準です。

アナログ‐デジタル コンバーター (XADC) のピン

詳細は、 『7 シ リーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビッ ト 1MSPS アナログ-デジタル コンバーター ユー

ザー ガイ ド』 (UG480) [参照 9] の表 「XADC パッケージ ピン」 を参照してください。

VCCADC_0(6) 専用 N/A XADC アナログ正電源電圧です。

GNDADC_0(6) 専用 N/A XADC アナログ グランド基準です。

VP_0(6) 専用 入力 XADC 専用の差動アナログ入力の正 (P) 側です。

VN_0(6) 専用 入力 XADC 専用の差動アナログ入力の負 (N) 側です。

VREFP_0(6) 専用 N/A 1.25V の入力基準電圧です。

VREFN_ 0(6) 専用 N/A 1.25V の基準電圧です (GND)。

AD0P ~ AD15P

AD0N ~ AD15N多目的 入力

XADC (アナログ-デジタル コンバーター ) の差動補助アナログ

入力 0 ~ 15 です。

表 1‐5: Zynq‐7000 SoC ピンの説明 (続き)

ピン名 タイプ 方向 説明

Zynq‐7000 SoC パッケージ ガイド 14UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

マルチギガビッ ト  シリアル ト ランシーバー ピン  (GTXE2 および GTPE2)

GTXE2 ピンに関する詳細は、 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476) [参照 11] の 「ピンの

説明およびデザインのガイ ド ライン」 を参照して ください。 GTPE2 ピンについては、 『7 シ リーズ FPGA GTP ト ランシー

バー ユーザー ガイ ド』 (UG482) [参照 12] の 「ピンの説明およびデザインのガイ ド ラ イン」 を参照してください。

MGTXRXP[0:3] または

MGTPRXP[0:3]専用 入力

差動受信ポートの正 (P) 側です。

MGTXRXN[0:3] または

MGTPRXN[0:3]専用 入力

差動受信ポートの負 (N) 側です。

MGTXTXP[0:3] または

MGTPTXP[0:3]専用 出力

差動送信ポートの正 (P) 側です。

MGTXTXN[0:3] または

MGTPTXN[0:3]専用 出力

差動送信ポートの負 (N) 側です。

MGTAVCC_G#(7) 専用 入力レシーバーおよび内部ト ランス ミ ッ ター回路の 1.0V アナログ電

源ピンです。

MGTAVTT_G#(7) 専用 入力 送信ド ライバーの 1.2V アナログ電源ピンです。

MGTVCCAUX_G#(7) 専用 入力GTXE2 ト ランシーバー専用の 1.8V 補助アナログ クワ ッ ド PLL

(QPLL) 電源電圧です。

MGTREFCLK0/1P 専用 入力 ト ランシーバーの差動基準クロ ッ クの正 (P) 側です。

MGTREFCLK0/1N 専用 入力 ト ランシーバーの差動基準クロ ッ クの負 (N) 側です。

MGTAVTTRCAL 専用 N/A内部キャ リブレーシ ョ ン終端の GTXE2 精度参照抵抗ピンです。

XC7Z007S、 XC7Z010、 XC7Z012S、 XC7Z014S、 XC7Z015、

XC7Z020 デバイスでは使用されません。

MGTRREF 専用 入力 内部キャ リブレーシ ョ ン終端の精度参照抵抗ピンです。

その他のピン

MRCC 多目的 入力

BUFR、 BUFIO、 BUFG、 および MMCM/PLL を駆動する CC (ク

ロ ッ ク兼用) I/O です。 さ らにこれらのピンは、 複数の領域の

BUFIO および BUFR をサポートするために BUFMR を駆動でき

ます。 ク ロ ッ ク と して使用する必要がない場合は通常のユー

ザー I/O になり ます。 シングルエンド ク ロ ッ クを差動 CC に接

続する場合、 そのクロ ッ クは差動クロ ッ ク ピン ペアの正 (P) 側

に接続する必要があ り ます。 MRCC (複数の領域) ピンは、 シン

グル領域のリ ソース と して使用される場合、 1 つのバンクで

BUFIO および BUFR をそれぞれ 4 つ駆動できます。

SRCC 多目的 入力

BUFR、 BUFIO、 BUFG、 および MMCM/PLL を駆動する CC (ク

ロ ッ ク兼用) I/O です。 ク ロ ッ クに使用する必要がない場合は通

常のユーザー I/O になり ます。 シングルエンド ク ロ ッ クを差動

CC に接続する場合、 そのクロ ッ クは差動クロ ッ ク ピン ペアの

正 (P) 側に接続する必要があ り ます。 SRCC (シングル領域) ピン

は、 1 つのバンクで BUFIO および BUFR をそれぞれ 4 つ駆動で

きます。

表 1‐5: Zynq‐7000 SoC ピンの説明 (続き)

ピン名 タイプ 方向 説明

Zynq‐7000 SoC パッケージ ガイド 15UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

VRN(8) 多目的 N/AN ト ランジスタの DCI 電圧参照抵抗用です (バンクごと、 参照

抵抗を使用して High にプルアップ)。

VRP(8) 多目的 N/AP ト ランジスタの DCI 電圧参照抵抗用です (バンクごと、参照抵

抗を使用して Low にプルダウン)。

DXP_0、 DXN_0(9) 専用 N/A

温度検出ダイオード ピンです (陽極: DXP、 陰極: DXN)。 熱ダイ

オードへのアクセスはバンク 0 の DXP および DXN ピンを使用

します。 使用しない場合は GND に接続する必要があ り ます。

熱ダイオードを使用する場合は、外部に適切な温度監視 IC を追

加する必要があ り ます。

Zynq-7000 SoC デバイスの場合、 温度監視ソ リ ューシ ョ ンと し

て XADC ブロ ッ クの温度センサーを使用するこ とを推奨してい

ます。

T0、 T1、 T2、 または T3 多目的 N/A メモ リ バイ ト グループ 0 ~ 3 に属します。

T0_DQS、 T1_DQS、

T2_DQS、 または T3_DQS

多目的 双方向

メモ リ バイ ト グループ T0 ~ T3 に属する DDR の DQS ス ト ロー

ブ ピンです。

注記:1. 専用ピン (JTAG およびコンフ ィギュレーシ ョ ン) はすべて、 VCCO_0 から電源が供給されています。

2. 『Zynq+7000 SoC PCB デザイン ガイ ド』 (UG933) [参照 2] の第 5 章 「プロセッシング システム (PS) の電源および信号」 の 「VCCPLL — PS PLL 電源」 を参照して ください。

3. デバイスに VCCAUX_IO_G# ピンが含まれない場合、 I/O 補助回路は VCCAUX ピンから電源が供給されます。

4. ボンディングされていないバンクの VCCO ピンは、 パッケージ移行のために当該バンクの VCCO に接続する必要があ り ます。 ボンディングされていない VCCO ピンをほかの電源に接続しないでください。 パッケージ移行の必要がなければ、 ボンディングされていないバンクの VCCO ピンは、 汎用電源 (VCCO またはグランド接続) に接続できます。

5. データシートに記載されている VCCBATT_0 の仕様を参照して ください。

6. オンチップ モニタ リ ングのサポートに必要なデフォルト接続の詳細は、 『7 シ リーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタル コンバーター ユーザー ガイ ド』 (UG480) [参照 9] を参照してください。

7. MGT 電源グループを 1 つのみ備えたパッケージの場合、 MGTAVCC_G#、 MGTAVTT_G#、 および MGTVCCAUX_G# ピンは、 「_G#」 なしの表記となり ます。 これらのピンは、 第 3章 「デバイスの図」 の電源および GND 配置図においても番号は付いていません。

8. Zynq-7000 SoC デバイス と従来の Virtex デバイスでは DCI ガイ ド ラ インが異なり ます。 VRN/VRP ピンの詳細は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471) [参照 8] の DCI のセクシ ョ ンを参照してください。

9. CL225/CLG225 パッケージの XC7Z007S/XC7Z010/XA7Z010 デバイスでは、 DXN_0 ピンは使用できません。 このパッケージの熱ダイオードを温度監視 IC へ接続するには、 DXN_0 の代わりに GNDADC_0 を使用して ください。

表 1‐5: Zynq‐7000 SoC ピンの説明 (続き)

ピン名 タイプ 方向 説明

Zynq‐7000 SoC パッケージ ガイド 16UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

パッケージ間のピン互換性

Zynq-7000 SoC デバイスの場合、 同じパッケージの別の Zynq-7000 SoC デバイス とのみピンの互換性があ り ます。

その他、 同じピン識別番号を持つ FB/FBG/FBV と FF/FFG/FFV パッケージと もピンの互換性があ り ます。 表 1-6 に、

ピンに互換性を持つデバイスを Zynq-7000 SoC デバイスのパッケージ別に示します。 あるデバイスで利用できるピ

ンが、 ピン互換パッケージの別のデバイスで利用できない場合、 パッケージ ファ イルの 「No Connects」 列にデバイ

ス名が記載されています。 そのデバイスのパッケージ ファ イルでは、 これらのピンは 「No Connects」 と記載されて

います。

一部の FB/FBG/FBV パッケージには VCCAUX_IO ピンが含まれていますが、 これらは I/O で使用されません。 これら

のピンは、 FF/FFG/FFV パッケージとの互換性を保つためのプレースホルダーです。 FF/FFG/FFV パッケージでは、

HP I/O に高性能オプシ ョ ンを使用する場合、 VCCAUX_IO ピンは VCCAUX とは別の電源に接続しなければなり ません。

したがって、 FF/FFG/FFV パッケージへ移行する場合は、 VCCAUX_IO ピンを適切な電圧レギュレータへ接続する必要

があ り ます。

表 1‐6: ピンの互換性

パッケージ ピン互換のデバイス

CL225/CLG225 7Z007S 7Z010

CL400/CLG400 7Z007S 7Z010 7Z014S 7Z020

CL484/CLG484 7Z014S 7Z020

SB/SBG/SBV485 または

CL/CLG4857Z012S 7Z015 7Z030

FB/FBG/FBV484 または RB484 7Z030

FB/FBG/FBV676 または

FF/FFG/FFV676 または RF/RFG6767Z030 7Z035 7Z045

FF/FFG/FFV900 または RF900 7Z035 7Z045 7Z100

FF/FFG/FFV1156 または RF1156 7Z100

注記:1. ピンの互換性があるパッケージおよび FB/FBG/FBV と FF/FFG/FFV パッケージでは、推奨されるデカップ リ ング キャパシタが大き く異なり ます。 詳細は、 『Zynq+7000 SoC PCB デザイン ガイ ド』 (UG933) [参照 2] を参照してください。

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第 1 章:パッケージ概要

ダイ  レベルでのバンク番号の概要

バンクおよびクロッキングのまとめ

• 中央のクロ ッキング バッ クボーンはすべての垂直方向クロ ッ ク ト ラ ッ クおよびクロ ッ ク バッファー接続で構成

されています。

• CMT バッ クボーンはすべての垂直 CMT 方向接続で構成され、 CMT カラムに配置されています。

• デバイス /パッケージの組み合わせによっては、 バンクがボンディングされていない場合があ り ます。

• GTP/GTX カラムのま とめ

° 1 バンク = 1 GTP/GTX クワ ッ ド = 4 ト ランシーバー = 4 GTPE2 または GTXE2 プリ ミ ティブです。

° パッケージによっては、 GTP/GTX クワ ッ ドがボンディングされていない場合があ り ます。

• I/O バンクのま とめ

° 各バンクには CC (ク ロ ッ ク兼用) 入力が 4 組あり、 4 つの差動クロ ッ ク入力または 4 つのシングルエンド ク

ロ ッ ク入力と して機能します。

- 同一領域および上下領域 (制限あり ) の CMT に接続できます。

- 2 つの MRCC ペアは、 同一領域/バンク とその上下領域/バンクの BUFR および BUFIO に接続できます。

- 2 つの SRCC ペアは、 同一領域/バンクの BUFR および BUFIO にのみ接続できます。

- MRCC および SRCC 入力は CMT および BUFG へ接続してグローバル ク ロ ッキングを提供できます。

° 各ユーザー I/O バンクには 50 本のシングルエンド I/O または 24 本の差動ペア (48 本の差動 I/O) があ り ま

す。 上下にある I/O ピンは常にシングルエンドです。 1 つのバンクにある 50 個のパッ ドすべてがピンにボ

ンディングされているわけではあ り ません。

• 専用の多目的ピンのバンク位置

° Zynq-7000 SoC デバイスの場合、 バンク 500 と 501 には PS MIO ピンが含まれ、 バンク 502 には PS DDR ピ

ンが含まれています。 バンク 35 には XADC の補助入力があ り ます。

° コンフ ィギュレーシ ョ ン専用の I/O (バンク 0) すべてが 3.3V に対応しています。

• 各 IDELAYCTRL の物理的な XY 位置は下の最も左側のバンクの X0Y0 から始ま り ます。 垂直 Y 方向の各カラム

の最下位のバンク番号から水平 X 方向の各カラムに 1 つずつインク リ メン ト します。 IDELAYCTRL は、 各

HROW に配置されています。

図 1-1 から図 1-6 では、 番号付けされた PL バンクを図示します。

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第 1 章:パッケージ概要

XC7Z007S、 XC7Z010、 および XA7Z010 のバンク

図 1-1 に XC7Z007S、 XC7Z010、 および XA7Z010 の I/O バンクを示します。 これらのデバイスにはト ランシーバー

バンクは含まれていません。

CL225/CLG225 パッケージ

• すべての HR I/O バンク 34 および 35 は部分的にボンディングされている

• PS バンク 500、 501、 502 は部分的にボンディングされている

CL400/CLG400 パッケージ

• すべての HP I/O バンクは完全にボンディングされている

• すべての PS バンクは完全にボンディングされている

X-Ref Target - Figure 1-1

図 1‐1: XC7Z007S、 XC7Z010、 および XA7Z010 のバンク

Right I/OColumnBanks

Left I/OColumn Banks

PLL11

CMTMMCM11

Bank 35HR

PLL10

CMTMMCM10

Bank 34HR

Bank50 I/Os

ClockingBackbone

HROW

CMTBackbone

UG865_c1_01_032812

HorizontalCenter

16 BUFGs

16 BUFGs

PS 500

PS 501

PS 501

PS 502

Zynq‐7000 SoC パッケージ ガイド 19UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

XC7Z012S および XC7Z015 のバンク

図 1-2 に XC7Z012S および XC7Z015 の I/O バンクを示します。

CL485/CLG485 パッケージ

• HR I/O バンク 13、 34、 および 35 は完全にボンディングされている

• すべての GTP クワ ッ ドは完全にボンディングされている

• すべての PS バンクは完全にボンディングされている

X-Ref Target - Figure 1-2

図 1‐2: XC7Z012S および XC7Z015 のバンク

PLL10

CMTMMCM10

PLL11

CMTMMCM11

Left I/OColumn Banks

Right I/OColumn Banks

PLL00

CMTMMCM00

Bank 13HR

Bank50 I/Os

HorizontalCenter

ClockingBackbone

HROW

CMTBackbone

UG865_c1_06_052314

16 BUFGs

16 BUFGs

Bank 35HR

Bank 34HR

PS 500

PS 501

PS 501

PS 502

GTP Quad 112 (X0Y0)

Zynq‐7000 SoC パッケージ ガイド 20UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 のバンク

図 1-3 に XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 の I/O バンクを示します。 これらのデバイスにはト ラン

シーバー バンクは含まれていません。

CL400/CLG400 パッケージ

• HR I/O バンク 33 はボンディングされていない

• HR I/O バンク 13 は部分的にボンディングされている

• すべての PS バンクは完全にボンディングされている

CL484/CLG484 パッケージ

• すべての HP I/O バンクは完全にボンディングされている

• すべての PS バンクは完全にボンディングされている

X-Ref Target - Figure 1-3

図 1‐3: XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 のバンク

Right I/OColumnBanks

Left I/OColumn Banks

PLL10

CMTMMCM10

Bank 33HR

PLL11

CMTMMCM11

Bank 34HR

PLL12

CMTMMCM12

Bank 35HR

PLL00

CMTMMCM00

Bank 13HR

Bank50 I/Os

ClockingBackbone

HROW

CMTBackbone

CMTBackbone

UG865_c1_02_032812

HorizontalCenter

16 BUFGs

16 BUFGs

PS 500

PS 501

PS 501

PS 502

Zynq‐7000 SoC パッケージ ガイド 21UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

XC7Z030、 XA7Z030、 および XQ7Z030 のバンク

図 1-4 に XC7Z030、 XA7Z030、 および XQ7Z030 の I/O バンクを示します。 以下のパッケージすべてについて、 次の

こ とが当てはま り ます。

• すべての GTX クワ ッ ドは完全にボンディングされている

• すべての PS バンクは完全にボンディングされている

FB484/FBG484/FBV484 および RB484 パッケージ

• すべての HR I/O バンクは完全にボンディングされている

• HP I/O バンク 33 はボンディングされていない

• HP I/O バンク 35 は部分的にボンディングされている

SBG485/SBV485 パッケージ

• HR I/O バンク 13 は完全にボンディングされている

• HR I/O バンク 34 および 35 は完全にボンディングされている

• HR I/O バンク 12 はボンディングされていない

• HR I/O バンク 33 はボンディングされていない

FB676/FBG676/FBV676、 FF676/FFG676/FFV676、 および RF676 パッケージ

• すべての HP I/O バンクは完全にボンディングされている

• すべての HP I/O バンクは完全にボンディングされている

X-Ref Target - Figure 1-4

図 1‐4: XC7Z030、 XA7Z030、 および XQ7Z030 のバンク

Right I/OColumnBanks

Left I/OColumn Banks

PLL11

CMTMMCM11

PLL10

CMTMMCM10

PLL01

CMTMMCM01

PLL12

CMTMMCM12

Bank 50 I/Os

Quad GTX

ClockingBackbone

HROW

CMTBackbone

UG865_c1_03_050414

HorizontalCenter

16 BUFGs

16 BUFGsBank 13HR

PLL00

CMTMMCM00

GTX Quad 112 (X0Y0)

Bank 33HP

Bank 34HP

Bank 35HP

Bank 12HR

PS 500

PS 501

PS 501

PS 502

Zynq‐7000 SoC パッケージ ガイド 22UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

XC7Z035、 XC7Z045、 および XQ7Z045 のバンク

図 1-5 に XC7Z035、 XC7Z045、 および XQ7Z045 の I/O バンクを示します。

FB676/FBG676/FBV676、 FF676/FFG676/FFV676、 および RF676/RFG676 パッケージ

• HR I/O バンク 9、 10、 11 はボンディングされていない

• すべての HP I/O バンクは完全にボンディングされている

• TX クワ ッ ド 109 および 110 はボンディングされていない

• すべての PS バンクは完全にボンディングされている

FF900/FFG900/FFV900 および RF900 パッケージ

• HR I/O バンク 9 は部分的にボンディングされている

• すべての HP I/O バンクは完全にボンディングされている

• すべての GTX クワ ッ ドは完全にボンディングされている

• すべての PS バンクは完全にボンディングされている

X-Ref Target - Figure 1-5

図 1‐5: XC7Z035、 XC7Z045、 および XQ7Z045 のバンク

Right I/OColumnBanks

Left I/OColumn Banks

PLL11

CMTMMCM11

PLL10

CMTMMCM10

PLL04

CMTMMCM04

Bank 34HP

PLL12

CMTMMCM12

Bank 35HP

Bank 50 I/Os

Quad GTX

ClockingBackbone

HROW

CMTBackbone

UG865_c1_04_050414

HorizontalCenter

16 BUFGs

16 BUFGs

Bank 33HP

Bank 13HR

PLL03

CMTMMCM03

Bank 12HR

PLL02

CMTMMCM02

Bank 11HR

PLL01

CMTMMCM01

Bank 10HR

PLL00

CMTMMCM00

Bank 9HR

GTX Quad 112 (X0Y3)

GTX Quad 111 (X0Y2)

GTX Quad 110 (X0Y1)

GTX Quad 109 (X0Y0)

PS 500

PS 501

PS 501

PS 502

Zynq‐7000 SoC パッケージ ガイド 23UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 1 章:パッケージ概要

XC7Z100 または XQ7Z100 のバンク

図 1-6 に XC7Z100 または XQ7Z100 の I/O バンクを示します。

FF900/FFG900/FFV900 または RF900 パッケージ

• HR I/O バンク 9 は部分的にボンディングされている

• すべての HP I/O バンクは完全にボンディングされている

• すべての GTX クワ ッ ドは完全にボンディングされている

• すべての PS バンクは完全にボンディングされている

FF1156/FFG1156/FFV1156 または RF1156 パッケージ

• すべての HP I/O バンクは完全にボンディングされている

• すべての HP I/O バンクは完全にボンディングされている

• すべての GTX クワ ッ ドは完全にボンディングされている

• すべての PS バンクは完全にボンディングされている

X-Ref Target - Figure 1-6

図 1‐6: XC7Z100 または XQ7Z100 のバンク

Right I/OColumnBanks

Left I/OColumn Banks

PLL11

CMTMMCM11

PLL10

CMTMMCM10

PLL04

CMTMMCM04

Bank 34HP

PLL12

CMTMMCM12

Bank 35HP

Bank 50 I/Os

Quad GTX

ClockingBackbone

HROW

CMTBackbone

UG865_c1_05_050414

HorizontalCenter

16 BUFGs

16 BUFGs

Bank 33HP

Bank 13HR

PLL03

CMTMMCM03

Bank 12HR

PLL02

CMTMMCM02

Bank 11HR

PLL01

CMTMMCM01

Bank 10HR

PLL00

CMTMMCM00

Bank 9HR

GTX Quad 112 (X0Y3)

GTX Quad 111 (X0Y2)

GTX Quad 110 (X0Y1)

GTX Quad 109 (X0Y0)

PS 500

PS 501

PS 501

PS 502

Zynq‐7000 SoC パッケージ ガイド 24UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 2章

Zynq‐7000 SoC のパッケージ ファイル

ASCII のパッケージ ファイルの概要

各パッケージの ASCII ファ イルは、 CSV (Comma Separated Values) 形式ならびにブラウザーまたはテキス ト エディ

ターに最適なテキス ト形式で構成されています。 次に各ファイルの構成要素を示します。

• デバイス /パッケージ名 (デバイス — パッケージ)、 作成日および時間

• 各ピンのデータが含まれる 8 つの列

° Pin — 該当するパッケージのピンの位置

° Pin Name — 割り当てられたピンの名前

° Memory Byte Group — メモ リ バイ ト グループ 0 ~ 3。 メモ リ バイ ト グループの詳細は、 『Zynq-7000 SoC お

よび 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586) [参照 7] を参

照してください。

° Bank — バンク番号

° VCCAUX Group — 任意のピンの VCCAUX_IO 電源に対応する番号。 VCCAUX は、 複数のパッケージに対して

1 つの VCCAUX グループを示します。

° Super Logic Region — スタ ッ ク ド シ リ コン インターコネク ト (SSI) テク ノ ロジを用いてインプリ メン ト され

たデバイスの SLR (Super Logic Region) に対応する番号

° I/O Type — CONFIG、 HR、 HP、 MIO、 DDR、 または GTP/GTX があ り ます。 I/O タイプの詳細は、 『7 シ リー

ズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471) [参照 8] を参照して ください。

° No-Connect — パッケージ サイズが同一かつ特定ピンで接続されていないデバイスで、 移行に使用されるも

のを示します。

• パッケージのピンの総数

Zynq‐7000 SoC パッケージ ガイド 25UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 26: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 2 章: Zynq‐7000 SoC のパッケージ ファイル

ASCII ピン配置ファイル

この章では、 Zynq-7000 SoC のピン配置情報をデバイスごとに示しています。

表 2-1 内に表示されている各ファイルにはリ ンクが付いており、 以下でま とめられています。

japan.xilinx.com/support/package-pinout-files/zynq7000-pkgs.html

Zynq-7000 SoC ASCII パッケージのすべてのファイル (TXT および CSV 形式) は、 次のサイ トからダウンロードでき

ます。

japan.xilinx.com/support/packagefiles/z7packages/z7all.zip

表 2‐1: Zynq‐7000 SoC パッケージ/デバイスごとのピン配置ファイル

デバイスCL225CLG225

CL400CLG400

CL484CLG484

CLG485SBG485SBV485

FB484FBG484FBV484RB484

FB676FBG676FBV676

FF676FFG676FFV676RF676RFG676

FF900FFG900FFV900RF900

FF1156FFG1156FFV1156RF1156

XC7Z007S CLG225 CLG400

XC7Z010

XA7Z010CLG225 CLG400

XC7Z012S CLG485

XC7Z015 CLG485

XC7Z014S CLG400 CLG484

XC7Z020

XA7Z020CLG400 CLG484

XC7Z030 SBG485 FBG484 FBG676 FFG676

XA7Z030 FBG484

XC7Z035 FBG676 FFG676 FFG900

XC7Z045 FBG676 FFG676 FFG900

XC7Z100 FFG900 FFG1156

XQ7Z020 CL400 CL484

XQ7Z030 RB484 RF676

XQ7Z045 RF676 RF900

XQ7Z100 RF900 RF1156

Zynq‐7000 SoC パッケージ ガイド 26UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3章

デバイスの図

概要

この章では、 Zynq-7000 SoC のパッケージ/デバイスの組み合わせごとに、 ピン配置、 HP および HR の I/O バンク、

メモ リのグループ化、 ならびに電源およびグランドの配置図を示します。

この章に記載の図は上面図を示したものです。

多目的 I/O ピンは、 使用可能なピン機能の 1 つのみを示すシンボルで表されます。 表記されるシンボルの優先順位

(機能別) は次のとおりです。

• PUDC_B

• AD0P/AD0N ~ AD15P/AD15N

• VRN、 VRP、 または VREF

• DQS、 MRCC、 または SRCC

たとえば、 IO_L8P_SRCC_35、 IO_L19N_T3_AD0P_VREF_35、 IO_L21N_T3_DQS_PUDC_B_34 はそれぞれ、 SRCC、

AD0P/AD0N-AD15P/AD15N、 PUDC_B シンボルで表されています。

注記:防衛グレード (XQ) またはオートモーティブ (XA) で入手可能な場合にも、 簡潔にするためにザイ リ ンクスの

コマーシャル (XC) デバイスの接頭辞が使用されます。 注文オプシ ョ ンの詳細は、 Zynq-7000 製品表を参照して くだ

さい。

Zynq‐7000 SoC パッケージ ガイド 27UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

Zynq‐7000 SoC デバイスの図

表 3-1 に各デバイスの図へのリ ンクを示します。

注記: Zynq-7000 SoC デバイスの一部の図は現在作成中です。

表 3‐1: Zynq‐7000 SoC デバイスの図の相互参照

デバイスCL225CLG225

CL400CLG400

CL484CLG484

CLG485SBG485SBV485

FB484FBG484FBV484RB484

FB676FBG676FBV676

FF676FFG676FFV676RF676

FF900FFG900FFV900RF900

FF1156FFG1156FFV1156RF1156

XC7Z007S 29ページ 32ページ

XC7Z010

XA7Z01029ページ 32ページ

XC7Z012S 34ページ

XC7Z015 34ページ

XC7Z014S 37ページ 39ページ

XC7Z020

XA7Z02037ページ 39ページ

XC7Z030

XA7Z03042ページ 45ページ 48ページ 51ページ

XC7Z035 54ページ 57ページ 60ページ

XC7Z045 54ページ 57ページ 60ページ

XC7Z100 64ページ 68ページ

XQ7Z020 37ページ 39ページ

XQ7Z030 45ページ 51ページ

XQ7Z045 57ページ 60ページ

XQ7Z100 64ページ 68ページ

Zynq‐7000 SoC パッケージ ガイド 28UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

CL225/CLG225 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010X-Ref Target - Figure 3-1

図 3‐1: CL225/CLG225 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 のピン配置図

D

J

S S

KSS

R

R

R

Y

I O

R

P

M

B

D

M

M

A

A

A

T

S

E

W C R

1

1

2

2

3

3

4

4

5

5

6

6

7

7

8

8

9

9

10

10

11

11

12

12

13

13

14

14

15

15

A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

User I/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function Pins

B PUDC_B

AD0P/AD0N−AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

ug865_c3_05_091712

Zynq‐7000 SoC パッケージ ガイド 29UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-2

図 3‐2: CL225/CLG225 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 の I/O バンク

X-Ref Target - Figure 3-3

図 3‐3: CL225/CLG225 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 のメモリ  グループ

34

34

34

34

34

34

34

34

34 34

34

34

34 34

34

34

34

34

34

34

34 34

34

34

34 34

34

34

34

34 34 34

34 34

34

34

34 34

34 34

34 34

34 34 34

34

35

3535 35

35 35

35

35

500 500

500 501

501501

501501

501

501

501500

501

501

501

501

501

501

501501

501500

500 500

500

500 500

500

500500

500

500 500500

500

502

502

502

502502

502

502

502 502

502

502

502

502

502

502 502

502

502

502 502

502

502 502

502 502

502

502

502

502

502

502

502502502

502

502

502

502502

502

502

502

502

502

502

502

502

502

502 502 502

1

1

2

2

3

3

4

4

5

5

6

6

7

7

8

8

9

9

10

10

11

11

12

12

13

13

14

14

15

15

A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

ug865_c3_06_091712

34

34

34

34

34

34

34

34

34 34

34

34

34 34

34

34

34

34

34

34

34 34

34

34

34 34

34

34

34

34 34 34

34 34

34

34

34 34

34 34

34 34

34 34 34

34

35

3535 35

35 35

35

35

1

1

2

2

3

3

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5

5

6

6

7

7

8

8

9

9

10

10

11

11

12

12

13

13

14

14

15

15

A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

ug865_c3_07_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 30UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-4

図 3‐4: CL225/CLG225 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 の電源および GND 配置

0

34

34

34

34

34

35

35

500

500

501

501

501

1

1

2

2

3

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5

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6

6

7

7

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10

10

11

11

12

12

13

13

14

14

15

15

A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

GND

ug865_c3_08_091712

Zynq‐7000 SoC パッケージ ガイド 31UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

CL400/CLG400 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010X-Ref Target - Figure 3-5

図 3‐5: CL400/CLG400 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 のピン配置図

X-Ref Target - Figure 3-6

図 3‐6: CL400/CLG400 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 の I/O バンク

ug865_c3_01_082212

D

J

S S

K

L

SS

R

R

R Y

I

O

R

P

M

n

n

n

n

n

nn nn

n

n nn

nn

n

n

n

n

n n

nnn

n

D

M

M

A

A

A

TS E

W

CR

M

M

s

B

s

s

s

1

1

2

2

3

3

4

4

5

5

6

6

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10

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15

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19

19

20

20

A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

User I/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function Pins

B PUDC_B

AD0P/AD0N−AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

500 501

500 500

501

501

501

501

501

501

501

501

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501 501

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501

501501

501501

501501501501

501501

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501501

501

501

501

500

500

500

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500 500

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500

500

500

500

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502 502 502

502

502

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502

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502

502

502 502

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502

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502

502

502 502

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502

502502502 502

502502

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502 502

502502 502

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502 502

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35 35 35

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35 3535 35

35 35

35

35

35 35

35 35

35 35

35

35

35 35

35 35

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35

35 35

35

35

35

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35 35

35 35

35 35

35

3535

502

502

1

1

2

2

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3

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6

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7

8

8

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9

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10

11

11

12

12

13

13

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14

15

15

16

16

17

17

18

18

19

19

20

20

A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

ug865_c3_02_121311

Zynq‐7000 SoC パッケージ ガイド 32UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 33: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-7

図 3‐7: CL400/CLG400 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 のメモリ  グループ

X-Ref Target - Figure 3-8

図 3‐8: CL400/CLG400 パッケージ — XC7Z007S、 XC7Z010、 および XA7Z010 の電源および GND 配置

34

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A A

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K K

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M M

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W W

Y Y

ug865_c3_03_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

GND

ug865_c3_04_020713

0

13

13

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A A

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W W

Y Y

Zynq‐7000 SoC パッケージ ガイド 33UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

CL485/CLG485 パッケージ — XC7Z012S および XC7Z015X-Ref Target - Figure 3-9

図 3‐9: CL485/CLG485 パッケージ — XC7Z012S および XC7Z015 のピン配置図

D

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M

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V V

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n

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A A

B B

C C

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E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTPRXP

MGTPRXN

MGTPTXP

MGTPTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

ug865_c3_50_101613

Zynq‐7000 SoC パッケージ ガイド 34UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-10

図 3‐10: CL485/CLG485 パッケージ — XC7Z012S および XC7Z015 の I/O バンク

X-Ref Target - Figure 3-11

図 3‐11: CL485/CLG485 パッケージ — XC7Z012S および XC7Z015 のメモリ  グループ

13

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AA AA

AB AB

ug865_c3_52_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 35UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-12

図 3‐12: CL485/CLG485 パッケージ — XC7Z012S および XC7Z015 の電源および GND 配置

0

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Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_53_101613

Zynq‐7000 SoC パッケージ ガイド 36UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

CL400/CLG400 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020

X-Ref Target - Figure 3-13

図 3‐13: CL400/CLG400 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 のピン配置

X-Ref Target - Figure 3-14

図 3‐14: CL400/CLG400 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 の I/O バンク

ug865_c3_09_082212

D

J

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K

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R

P

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M

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A A

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C C

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G G

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K K

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M M

N N

P P

R R

T T

U U

V V

W W

Y Y

User I/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function Pins

B PUDC_B

AD0P/AD0N−AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

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ug865_c3_10_121311

Zynq‐7000 SoC パッケージ ガイド 37UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 38: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-15

図 3‐15: CL400/CLG400 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 のメモリ  グループ

X-Ref Target - Figure 3-16

図 3‐16: CL400/CLG400 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 の電源および GND 配置

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W W

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ug865_c3_11_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

GND

ug865_c3_12_020713

0

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Zynq‐7000 SoC パッケージ ガイド 38UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 39: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

CL484/CLG484 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020

X-Ref Target - Figure 3-17

図 3‐17: CL484/CLG484 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 のピン配置

D

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K

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s

s ss

s

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M

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M M

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P P

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T T

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V V

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AA AA

AB AB

ug865_c3_13_082212

User I/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function Pins

B PUDC_B

AD0P/AD0N−AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

Zynq‐7000 SoC パッケージ ガイド 39UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-18

図 3‐18: CL484/CLG484 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 の I/O バンク

X-Ref Target - Figure 3-19

図 3‐19: CL484/CLG484 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 のメモリ  グループ

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AA AA

AB AB

ug865_c3_15_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 40UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 41: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-20

図 3‐20: CL484/CLG484 パッケージ — XC7Z014S、 XC7Z020、 XA7Z020、 および XQ7Z020 の電源および GND 配置

0

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M M

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P P

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T T

U U

V V

W W

Y Y

AA AA

AB AB

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

GND

ug865_c3_16_121311

Zynq‐7000 SoC パッケージ ガイド 41UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

SBG485/SBV485 パッケージ — XC7Z030X-Ref Target - Figure 3-21

図 3‐21: SBG485/SBV485 パッケージ — XC7Z030 のピン配置図

L J

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B B

C C

D D

E E

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G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

ug865_c3_60_101613

Zynq‐7000 SoC パッケージ ガイド 42UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-22

図 3‐22: SBG485/SBV485 パッケージ — XC7Z030 の I/O バンク

X-Ref Target - Figure 3-23

図 3‐23: SBG485/SBV485 パッケージ — XC7Z030 のメモリ  グループ

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AB AB

ug865_c3_62_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 43UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-24

図 3‐24: SBG485/SBV485 パッケージ — XC7Z030 の電源および GND 配置

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AB AB

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_63_101613

Zynq‐7000 SoC パッケージ ガイド 44UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

FB484/FBG484/FBV484/RB484 パッケージ — XC7Z030、 XA7Z030、 および XQ7Z030

X-Ref Target - Figure 3-25

図 3‐25: FB484/FBG484/FBV484/RB484 パッケージ — XC7Z030、 XA7Z030、 および XQ7Z030 のピン配置図

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A A

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K K

L L

M M

N N

P P

R R

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U U

V V

W W

Y Y

AA AA

AB AB

ug865_c3_17_082212

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

Zynq‐7000 SoC パッケージ ガイド 45UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-26

図 3‐26: FB484/FBG484/FBV484/RB484 パッケージ — XC7Z030、 XA7Z030、 および XQ7Z030 の I/O バンク

X-Ref Target - Figure 3-27

図 3‐27: FB484/FBG484/FBV484/RB484 パッケージ — XC7Z030、 XA7Z030、 および XQ7Z030 のメモリ  グループ

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AB AB

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V V

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AA AA

AB AB

ug865_c3_19_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 46UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 47: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-28

図 3‐28: FB484/FBG484/FBV484/RB484 パッケージ — XC7Z030、 XA7Z030、 および XQ7Z030 の電源および GND 配置

0

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AA AA

AB AB

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_20_031912

Zynq‐7000 SoC パッケージ ガイド 47UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

FB676/FBG676/FBV676 パッケージ — XC7Z030X-Ref Target - Figure 3-29

図 3‐29: FB676/FBG676/FBV676 パッケージ — XC7Z030 のピン配置図

L J

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S

S

S

R

KMO

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Y

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R

R

s s

ss

B

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n

n

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M

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B B

C C

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F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

ug865_c3_21_082212

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

Zynq‐7000 SoC パッケージ ガイド 48UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-30

図 3‐30: FB676/FBG676/FBV676 パッケージ — XC7Z030 の I/O バンク

X-Ref Target - Figure 3-31

図 3‐31: FB676/FBG676/FBV676 パッケージ — XC7Z030 のメモリ  グループ

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AE AE

AF AF

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AB AB

AC AC

AD AD

AE AE

AF AF

ug865_c3_23_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 49UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 50: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-32

図 3‐32: FB676/FBG676/FBV676 パッケージ — XC7Z030 の電源および GND 配置

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AC AC

AD AD

AE AE

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Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_24_032012

Zynq‐7000 SoC パッケージ ガイド 50UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 51: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

FF676/FFG676/FFV676/RF676 パッケージ — XC7Z030 および XQ7Z030X-Ref Target - Figure 3-33

図 3‐33: FF676/FFG676/FFV676/RF676 パッケージ — XC7Z030 および XQ7Z030 のピン配置図

L J

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S

S

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A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

ug865_c3_25_082212

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

Zynq‐7000 SoC パッケージ ガイド 51UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 52: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-34

図 3‐34: FF676/FFG676/FFV676/RF676 パッケージ — XC7Z030 および XQ7Z030 の I/O バンク

X-Ref Target - Figure 3-35

図 3‐35: FF676/FFG676/FFV676/RF676 パッケージ — XC7Z030 および XQ7Z030 のメモリ  グループ

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AC AC

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AE AE

AF AF

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Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 52UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-36

図 3‐36: FF676/FFG676/FFV676/RF676 パッケージ — XC7Z030 および XQ7Z030 の電源および GND 配置

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V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_28_032012

Zynq‐7000 SoC パッケージ ガイド 53UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 54: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

FB676/FBG676/FBV676 パッケージ — XC7Z035 および XC7Z045X-Ref Target - Figure 3-37

図 3‐37: FB676/FBG676/FBV676 パッケージ — XC7Z035 および XC7Z045 のピン配置図

L J

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s s

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A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

ug865_c3_29_082212

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

Zynq‐7000 SoC パッケージ ガイド 54UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 55: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-38

図 3‐38: FB676/FBG676/FBV676 パッケージ — XC7Z035 および XC7Z045 の I/O バンク

X-Ref Target - Figure 3-39

図 3‐39: FB676/FBG676/FBV676 パッケージ — XC7Z035 および XC7Z045 のメモリ  グループ

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A A

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E E

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R R

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U U

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AB AB

AC AC

AD AD

AE AE

AF AF

ug865_c3_30_032012

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U U

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AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

ug865_c3_31_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 55UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 56: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-40

図 3‐40: FB676/FBG676/FBV676 パッケージ — XC7Z035 および XC7Z045 の電源および GND 配置

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A A

B B

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E E

F F

G G

H H

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K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_32_032012

Zynq‐7000 SoC パッケージ ガイド 56UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 57: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

FF676/FFG676/FFV676/RF676/RFG676 パッケージ — XC7Z035、 XC7Z045、および XQ7Z045X-Ref Target - Figure 3-41

図 3‐41: FF676/FFG676/FFV676/RF676/RFG676 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 のピン配置図

L J

S

S

S

S

R

KMO

I

Y

P

DR

R

R

s s

ss

B

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A

A

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A A

B B

C C

D D

E E

F F

G G

H H

J J

K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

ug865_c3_33_082212

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

Zynq‐7000 SoC パッケージ ガイド 57UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 58: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-42

図 3‐42: FF676/FFG676/FFV676/RF676/RFG676 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 の I/O バンク

X-Ref Target - Figure 3-43

図 3‐43: FF676/FFG676/FFV676/RF676/RFG676 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 のメモリ  グループ

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AF AF

ug865_c3_34_032012

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AC AC

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ug865_c3_35_052814

Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 58UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 59: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-44

図 3‐44: FF676/FFG676/FFV676/RF676/RFG676 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 の電源および GND 配置

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AE AE

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Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_36_032012

Zynq‐7000 SoC パッケージ ガイド 59UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 60: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

FF900/FFG900/FFV900/RF900 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045

X-Ref Target - Figure 3-45

図 3‐45: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 のピン配置図

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Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

ug865_c3_37_082212

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

Zynq‐7000 SoC パッケージ ガイド 60UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 61: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-46

図 3‐46: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 の I/O バンク

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AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

ug865_c3_38_032012

Zynq‐7000 SoC パッケージ ガイド 61UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 62: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-47

図 3‐47: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 のメモリ  グループ

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AB AB

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AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

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Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 62UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-48

図 3‐48: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z035、 XC7Z045、 および XQ7Z045 の電源および GND 配置

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AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

ug865_c3_40_032012

Zynq‐7000 SoC パッケージ ガイド 63UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

FF900/FFG900/FFV900/RF900 パッケージ — XC7Z100 および XQ7Z100X-Ref Target - Figure 3-49

図 3‐49: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z100 および XQ7Z100 のピン配置図

L J

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K K

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V V

W W

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AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

VMGTVCCAUX_G#

VMGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

ug865_c3_41_031813

Zynq‐7000 SoC パッケージ ガイド 64UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-50

図 3‐50: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z100 および XQ7Z100 の I/O バンク

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N N

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AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

ug865_c3_42_031813

Zynq‐7000 SoC パッケージ ガイド 65UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 66: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 3 章:デバイスの図

X-Ref Target - Figure 3-51

図 3‐51: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z100 および XQ7Z100 のメモリ  グループ

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AC AC

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AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

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Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 66UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-52

図 3‐52: FF900/FFG900/FFV900/RF900 パッケージ — XC7Z100 および XQ7Z100 の電源および GND 配置

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K K

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V V

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AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

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Zynq‐7000 SoC パッケージ ガイド 67UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

FF1156/FFG1156/FFV1156/RF1156 パッケージ — XC7Z100 および XQ7Z100X-Ref Target - Figure 3-53

図 3‐53: FF1156/FFG1156/FFV1156/RF1156 パッケージ — XC7Z100 および XQ7Z100 のピン配置図

L J

S

S

S

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KM OI

Y

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R

R

R

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s

s

s

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M

M

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E E

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B B

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H H

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K K

L L

M M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

AL AL

AM AM

AN AN

AP AP

UserI/O Pins

IO_LXXY_#

s IO_XX_#

Multi−Function

Pins

B PUDC_B

AD0P/AD0N−

AD15P/AD15N

VRN

VRP

VREF

DQS

MRCC

SRCC

Transceiver Pins

E MGTAVCC_G#

V MGTAVTT_G#

V

MGTVCCAUX_G#

V

MGTAVTTRCAL

G MGTRREF

MGTREFCLK1/0P

MGTREFCLK1/0N

MGTXRXP

MGTXRXN

MGTXTXP

MGTXTXN

Dedicated Pins

CFGBVS_0

D DONE_0

J DXP_0

L DXN_0

GNDADC_0

Y INIT_B_0

P PROGRAM_B_0

K TCK_0

I TDI_0

O TDO_0

M TMS_0

VCCADC_0

VCCBATT_0

S VP_0

S VN_0

S VREFP_0

S VREFN_0

Other Pins

GND

VCCAUX_IO_G#

VCCAUX

VCCINT

VCCO_#

VCCBRAM

VCCPINT

VCCPAUX

VCCO_MIO0

VCCO_MIO1

VCCO_DDR

VCCPLL

R RSVDVCC[3:1]

R RSVDGND

n NC

PS MIO Pins

PS_POR_B

PS_CLK

PS_SRST_B

PS_MIO_VREF

PS_MIO

PS DDR Pins

PS_DDR_CKP

PS_DDR_CKN

E PS_DDR_CKE

S PS_DDR_CS_B

R PS_DDR_RAS_B

C PS_DDR_CAS_B

W PS_DDR_WE_B

A PS_DDR_BA

PS_DDR_A

T PS_DDR_ODT

D PS_DDR_DRST_B

PS_DDR_DQ

M PS_DDR_DM

PS_DDR_DQS_P

PS_DDR_DQS_N

PS_DDR_VRP

PS_DDR_VRN

PS_DDR_VREF

ug865_c3_45_031813

Zynq‐7000 SoC パッケージ ガイド 68UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-54

図 3‐54: FF1156/FFG1156/FFV1156/RF1156 パッケージ — XC7Z100 および XQ7Z100 の I/O バンク

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AG AG

AH AH

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AM AM

AN AN

AP AP

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Zynq‐7000 SoC パッケージ ガイド 69UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-55

図 3‐55: FF1156/FFG1156/FFV1156/RF1156 パッケージ — XC7Z100 および XQ7Z100 のメモリ  グループ

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AD AD

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AG AG

AH AH

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AL AL

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AN AN

AP AP

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Memory Groupings Pins

# HP I/O

# HR I/O

# HP I/O − VCCAUX Group 0

# HP I/O − VCCAUX Group 1

# HP I/O − VCCAUX Group 2

# HP I/O − VCCAUX Group 3

# HP I/O − VCCAUX Group 4

# HP I/O − VCCAUX Group 5

# HP I/O − VCCAUX Group 6

# HP I/O − VCCAUX Group 7

# DQS pin

# HP DCI pin or HR I/O

# Memory Byte Group 0

# Memory Byte Group 1

# Memory Byte Group 2

# Memory Byte Group 3

# Bank Number

Zynq‐7000 SoC パッケージ ガイド 70UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 3 章:デバイスの図

X-Ref Target - Figure 3-56

図 3‐56: FF1156/FFG1156/FFV1156/RF1156 パッケージ — XC7Z100 および XQ7Z100 の電源および GND 配置

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AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

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AM AM

AN AN

AP AP

Power Pins

# VCCO_#

VCCINT

VCCAUX

# VCCAUX_IO_G#

VCCBRAM

VCCBATT_0

VCCADC_0

GNDADC_0

MGTVCCAUX

# MGTVCCAUX_G#

MGTAVCC

# MGTAVCC_G#

MGTAVTT

# MGTAVTT_G#

GND

VCCPINT

VCCPAUX

# VCCO_MIO

VCCO_DDR

VCCPLL

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Zynq‐7000 SoC パッケージ ガイド 71UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 4章

機械的図面

概要

この章では、 次の Zynq-7000 SoC FPGA パッケージの機械的図面 (パッケージ仕様) を記載します。

• 73ページの 「CLG225 ワイヤボンド チップスケール BGA (XC7Z007S、 XC7Z010、 および XA7Z010) (0.8mm

ピッチ)」

• 74ページの 「CLG400 (XC7Z007S、 XC7Z010、 XA7Z010、 XC7Z014S、 XC7Z020、 および XA7Z020) および

CL400 (XQ7Z020) ワイヤボンド チップスケール BGA (0.8mm ピッチ)」

• 75ページの 「CLG484 (XC7Z014S、 XC7Z020、 XA7Z020)、 CL484 (XQ7Z020) および CLG485 (XC7Z012S および

XC7Z015) ワイヤボンド チップスケール BGA (0.8mm ピッチ)」

• 76ページの 「SBG485/SBV485 (XC7Z030) フ リ ップチップ リ ッ ドレス BGA (0.8mm ピッチ)」

° 77ページの 「XC7Z030 SBG485/SBV485 ダイの寸法 (キャパシタ エリアを表示)」

• 78ページの 「FBG484/FBV484 (XC7Z030、XA7Z030、および XQ7Z030) フ リ ップチップ リ ッ ド レス BGA (1.0mm

ピッチ)」

° 79ページの 「XC7Z030 および XA7Z030 の FBG484/FBV484 ダイの寸法 (キャパシタ エリ アを表示)」

• 80ページの 「FBG676/FBV676 (XC7Z030、 XC7Z035、および XC7Z045) フ リ ップチップ リ ッ ド レス BGA (1.0mm

ピッチ)」

° 81ページの 「XC7Z030 FBG676/FBV676 ダイの寸法 (キャパシタ エリアを表示)」

° 82ページの 「XC7Z035 および XC7Z045 の FBG676/FBV676 ダイの寸法 (キャパシタ エリ アを表示)」

• 83ページの 「FFG676/FFV676 (XC7Z030) フ リ ップチップ BGA (1.0mm ピッチ)」

• 84ページの 「FFG676/FFV676 フ リ ップチップ BGA (XC7Z035 および XC7Z045) (1.0mm ピッチ)」

• FF900 および FFG900 パッケージには 2 つの図面があ り ます。

° 85ページの 「FFG900 (XC7Z035、 XC7Z045、 および XC7Z100) Stamped リ ッ ド付きフ リ ップチップ BGA

(1.0mm ピッチ)」

° 86ページの 「FFG900/FFV900 (XC7Z035、XC7Z045、および XC7Z100) フ リ ップチップ BGA (1.0mm ピッチ)」

• 87ページの 「FFG1156/FFV1156 (XC7Z100) フ リ ップチップ BGA (1.0mm ピッチ)」

• 88ページの 「RB484 高耐久性フ リ ップチップ BGA (XQ7Z030) (1.0mm ピッチ)」

• 89ページの 「RF676 (XQ7Z030 および XQ7Z045) および RFG676 (XQ7Z045) 高耐久性フ リ ップチップ BGA

(1.0mm ピッチ)」

• 90ページの 「RF900 (XQ7Z045 および XQ7Z100) 高耐久性フ リ ップチップ BGA (1.0mm ピッチ)」

• 91ページの 「RF1156 (XQ7Z100) 高耐久性フ リ ップチップ BGA (1.0mm ピッチ)」

各パッケージの 『Material Declaration Data Sheets (MDDS)』 は、 ザイ リ ンクスのウェブサイ トから入手できます。

Zynq‐7000 SoC パッケージ ガイド 72UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

Page 73: Zynq-7000SoC パッケージおよびピン配置 ガイド...Zynq-7000SoC パッケージおよびピン配置 ガイド UG865 (v1.8.1) 2018 年 6 月 22 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

第 4 章:機械的図面

CLG225 ワイヤボンド  チップスケール BGA (XC7Z007S、 XC7Z010、 および XA7Z010) (0.8mm ピッチ)

X-Ref Target - Figure 4-1

図 4‐1: FPGA の CLG225 ワイヤボンド  チップスケール BGA パッケージの仕様: XC7Z007S、 XC7Z010、 および XA7Z010

ug865_c4_01_101912

Zynq‐7000 SoC パッケージ ガイド 73UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 4 章:機械的図面

CLG400 (XC7Z007S、 XC7Z010、 XA7Z010、 XC7Z014S、XC7Z020、 および XA7Z020) および CL400 (XQ7Z020) ワイヤボンド  チップスケール BGA (0.8mm ピッチ)

X-Ref Target - Figure 4-2

図 4‐2: CLG400 (XC7Z007S、 XC7Z010、 XA7Z010、 XC7Z014S、 XC7Z020、 および XA7Z020) および CL400 (XQ7Z020) ワイヤボンド  チップスケール BGA パッケージの仕様

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第 4 章:機械的図面

CLG484 (XC7Z014S、 XC7Z020、 XA7Z020)、 CL484 (XQ7Z020) および CLG485 (XC7Z012S および XC7Z015) ワイヤボンド  チップスケール BGA (0.8mm ピッチ)

X-Ref Target - Figure 4-3

図 4‐3: CLG484 (XC7Z014S、 XC7Z020、 および XA7Z020)、 CL484 (XQ7Z020)、 および CLG485 (XC7Z012S および XC7Z015) ワイヤボンド  チップスケール BGA パッケージの仕様

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第 4 章:機械的図面

SBG485/SBV485 (XC7Z030) フリ ップチップ リ ッ ドレス BGA (0.8mm ピッチ)

X-Ref Target - Figure 4-4

図 4‐4: XC7Z030 の SBG485/SBV485 フリ ップチップ リ ッ ドレス BGA パッケージの仕様

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第 4 章:機械的図面

X-Ref Target - Figure 4-5

図 4‐5: XC7Z030 SBG485/SBV485 ダイの寸法 (キャパシタ  エリアを表示)

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第 4 章:機械的図面

FBG484/FBV484 (XC7Z030、 XA7Z030、 および XQ7Z030) フリ ップチップ リ ッ ドレス BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-6

図 4‐6: FBG484/FBV484 (XC7Z030、 XA7Z030、 および XQ7Z030) フリ ップチップ リ ッ ドレス BGA パッケージの仕様

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第 4 章:機械的図面

X-Ref Target - Figure 4-7

図 4‐7: XC7Z030 および XA7Z030 の FBG484/FBV484 ダイの寸法 (キャパシタ  エリアを表示)

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第 4 章:機械的図面

FBG676/FBV676 (XC7Z030、 XC7Z035、 および XC7Z045) フリ ップチップ リ ッ ドレス BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-8

図 4‐8: FBG676/FBV676 (XC7Z030、 XC7Z035、 および XC7Z045) フリ ップチップ リ ッ ドレス BGA パッケージの仕様

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第 4 章:機械的図面

X-Ref Target - Figure 4-9

図 4‐9: XC7Z030 FBG676/FBV676 ダイの寸法 (キャパシタ  エリアを表示)

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第 4 章:機械的図面

X-Ref Target - Figure 4-10

図 4‐10: XC7Z035 および XC7Z045 の FBG676/FBV676 ダイの寸法 (キャパシタ  エリアを表示)

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第 4 章:機械的図面

FFG676/FFV676 (XC7Z030) フリ ップチップ BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-11

図 4‐11: FFG676/FFV676 (XC7Z030) フリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

FFG676/FFV676 フリ ップチップ BGA (XC7Z035 および XC7Z045) (1.0mm ピッチ)

X-Ref Target - Figure 4-12

図 4‐12: FFG676/FFV676 (XC7Z035 および XC7Z045) フリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

FFG900 (XC7Z035、 XC7Z045、 および XC7Z100) Stamped リッ ド付きフリップチップ BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-13

図 4‐13: FFG900 (XC7Z035、 XC7Z045、 および XC7Z100) Stamped リ ッ ド付きフリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

FFG900/FFV900 (XC7Z035、 XC7Z045、 および XC7Z100) フリ ップチップ BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-14

図 4‐14: FFG900/FFV900 (XC7Z035、 XC7Z045、 および XC7Z100) フリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

FFG1156/FFV1156 (XC7Z100) フリ ップチップ BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-15

図 4‐15: XC7Z100 の FFG1156/FFV1156 フリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

RB484 高耐久性フリ ップチップ BGA (XQ7Z030) (1.0mm ピッチ)

X-Ref Target - Figure 4-16

図 4‐16: XQ7Z030 の RB484 高耐久性フリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

RF676 (XQ7Z030 および XQ7Z045) および RFG676 (XQ7Z045) 高耐久性フリ ップチップ BGA 

(1.0mm ピッチ)X-Ref Target - Figure 4-17

図 4‐17: XQ7Z030 および XQ7Z045 の RF676/RFG676 高耐久性フリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

RF900 (XQ7Z045 および XQ7Z100) 高耐久性フリ ップチップ BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-18

図 4‐18: XQ7Z045 および XQ7Z100 の RF900 高耐久性フリ ップチップ BGA パッケージの仕様

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第 4 章:機械的図面

RF1156 (XQ7Z100) 高耐久性フリ ップチップ BGA (1.0mm ピッチ)

X-Ref Target - Figure 4-19

図 4‐19: XQ7Z100 の RF1156 高耐久性フリ ップチップ BGA パッケージの仕様

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第 5章

温度仕様

概要

この章では、Zynq-7000 SoC パッケージに関連する熱データについて説明します。次の ト ピッ クについて説明します。

• はじめに

• 熱抵抗データ

• 熱モデルのサポート

• 熱管理ス ト ラテジ

• 熱伝導材料

• ヒート シンクの取り外し手順

• はんだ付けガイ ド ライン

• 参考資料

はじめに

Zynq-7000 SoC デバイスは、 熱特性に優れたワイヤボンドおよびフ リ ップチップ BGA パッケージで提供されていま

す。 これらの 0.8mm および 1.0mm ピッチのパッケージは、 ピン数に幅があ り、 小型の 13 x 13mm CLG225 から 35 x

35mm の FFG1156 までさまざまです。 Zynq-7000 SoC デバイスでは、 これらのパッケージで多様な電源要件に対応し

ます。 Zynq-7000 SoC デバイスはすべて 28nm プロセス テク ノ ロジで実装されています。

ASIC や ASSP の機能とは異なり、 ユーザー アプリ ケーシ ョ ンで使用されるデバイス機能の組み合わせはコンポーネ

ン ト サプライヤーでは把握していません。 したがって、 ザイ リ ンクスにとって、 製品が出荷される時点でデバイス

の電源要件を予測するのは非常に困難です。 正確な予測値は、 ボードのデザインが具体化した時点で算出されます。

ザイ リ ンクスは、 デザインの電力要件を迅速かつ正確に見積もるこ とができるよ うに消費電力解析ツールを提供お

よびサポート しています。 このツールでは、 従来のザイ リ ンクス製品同様に Zynq-7000 SoC デバイスがサポート さ

れます。 電力要件はデザインごとに異なるため、 あらかじめ決まった熱ソ リ ューシ ョ ンをすべてのユーザーに適用

するのは困難です。 したがって、 ザイ リ ンクス デバイスには調整済みの熱ソ リ ューシ ョ ンは用意されていません。

適切なソ リ ューシ ョ ンは、 デザインの動作条件から決定されます。

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第 5 章:温度仕様

熱抵抗データ

表 5-1 に、 Zynq-7000 SoC デバイスの熱抵抗データをパッケージ別に示します。 これには、 JEDEC 準拠の 4 層基板で

の測定法に基づいて算出された、 空気抵抗なしのジャンクシ ョ ンと周囲間、 ジャンクシ ョ ンとケース間、 および

ジャンクシ ョ ンとボード間の熱データが含まれます。

重要:表 5-1 のデータは、 デバイス /パッケージの比較のみを目的と しています。 このデータは、 JESD51-14 で概説さ

れている過渡二相計測テクニッ クを使用して求め直した場合のみ有効です。

ヒン ト :使用可能なすべてのデバイスのパッケージ別の熱データ クエ リが、 ザイ リ ンクス ウェブサイ ト

(japan.xilinx.com/cgi-bin/thermal/thermal.pl) から利用できます。

表 5‐1:熱抵抗データ  — Zynq‐7000 SoC デバイス

パッケージパッケージ本体サイズ

デバイス JB (℃/W) JC (℃/W) JA (℃/W) JA‐Effective (℃/W) (1)

@250 LFM @500 LFM @750 LFM

CLG225 13 x 13

XC7Z007S 11.6 4.95 25.4 20.3 18.6 17.6

XC7Z010 11.6 4.95 25.4 20.3 18.6 17.6

XA7Z010 11.6 4.95 25.4 20.3 18.6 17.6

CLG400 17 x 17

XC7Z007S 9.3 4.52 20.9 16.4 15.1 14.4

XC7Z010 9.3 4.52 20.9 16.4 15.1 14.4

XA7Z010 9.3 4.52 20.9 16.4 15.1 14.4

XC7Z014S 7.4 3.44 19.0 14.6 13.4 12.7

XC7Z020 7.4 3.44 19.0 14.6 13.4 12.7

XA7Z020 7.4 3.44 19.0 14.6 13.4 12.7

CLG484 19 x 19

XC7Z014S 7.4 3.35 18.2 13.9 12.6 12.0

XC7Z020 7.4 3.35 18.2 13.9 12.6 12.0

XA7Z020 7.4 3.35 18.2 13.9 12.6 12.0

CLG485 19 x 19XC7Z012S 7.7 3.45 18.5 13.4 12.2 11.6

XC7Z015 7.7 3.45 18.5 13.4 12.2 11.6

SBG485

SBV48519 x 19 XC7Z030 5.8 0.10 16.2 11.9 10.7 10.1

FBG484

FBV48423 x 23

XC7Z030 5.7 0.10 15.2 11.1 10.0 9.5

XA7Z030 5.7 0.10 15.2 11.1 10.0 9.5

FBG676

FBV67627 x 27

XC7Z030 5.6 0.10 14.5 10.5 9.5 9.0

XC7Z035 4.0 0.06 12.6 8.7 7.8 7.3

XC7Z045 4.0 0.06 12.6 8.7 7.8 7.3

FFG676

FFV67627 x 27

XC7Z030 3.6 0.46 11.5 7.7 6.8 6.3

XC7Z035 3.4 0.23 11.0 7.2 6.2 5.6

XC7Z045 3.4 0.23 11.0 7.2 6.2 5.6

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第 5 章:温度仕様

熱モデルのサポート

表 5-1 に、 Zynq-7000 SoC デバイスの熱抵抗データを示します。 これらのデータは、 JEDEC 規格に従って計測されて

いますが、 実際の使用環境やボード特性を反映しているものではあ り ません。 JA および JC の値は環境に依存し、

JEDEC 規格は従来よ り基準値と しての使用が推奨されています。 よ り正確なジャンクシ ョ ン温度を見積もるには、

システム レベルでの熱シ ミ ュレーシ ョ ンを必要とする場合があ り ます。

ザイ リ ンクスは、 この性能指数データを引き続きサポート しますが、 Zynq-7000 SoC の場合は、 デルファイ (境界条

件に依存しない熱抵抗回路網) モデルが用意されています。 これらのコンパク ト モデルによって、 簡略化されたノー

ド セッ トで、 予測ク リティカル ポイン ト (ジャンクシ ョ ン、 ケース、 上部、 リードなど) におけるパッケージの熱動

作をよ り正確に観察できます (図 5-1 参照)。

完全な 3D モデルとは異なり、 デルファイ モデルは演算負荷が小さ く、 統合システムのシ ミ ュレーシ ョ ン環境に適応

しています。 デルファイ モデルは、 ザイ リ ンクス ウェブサイ ト ([デバイス モデル] タブ) からダウンロードできます。

FFG900

FFV90031 x 31

XC7Z035 2.7 0.23 9.6 6.5 5.6 5.1

XC7Z045 2.7 0.23 9.6 6.5 5.6 5.1

XC7Z100 2.6 0.18 9.5 6.2 5.2 4.6

FFG1156

FFV115635 x 35 XC7Z100 2.4 0.18 9.0 5.9 4.9 4.4

CL400 17 x 17 XQ7Z020 7.4 3.44 19.0 14.6 13.4 12.7

CL484 19 x 19 XQ7Z020 7.4 3.35 18.2 13.9 12.6 12.0

RB484 23 x 23 XQ7Z030 4.4 0.37 12.8 8.6 7.5 6.8

RF67627 x 27

XQ7Z030 4.2 0.48 12.0 7.9 6.8 6.2

RFG676 XQ7Z045 3.4 0.23 11.0 7.2 6.2 5.6

RF900 31 x 31XQ7Z045 3.2 0.23 10.0 6.4 5.4 4.9

XQ7Z100 3.0 0.18 9.8 6.5 5.5 4.9

RF1156 35 x 35 XQ7Z100 2.8 0.18 8.9 5.6 4.7 4.3

注記:1. すべての JA-Effective 値は、 ヒート シンクがないこ と と標準的な JEDEC 4 層ボードでの放熱量を前提と したものです。 よ り正確な

JA-Effective を求める場合は、 ザイ リ ンクスの消費電力概算ツール (Vivado® の消費電力解析機能および Xilinx Power Estimator) が有用です (これらのツールを使用する際は、 詳しいボードの寸法と層数が必要)。

表 5‐1:熱抵抗データ  — Zynq‐7000 SoC デバイス (続き)

パッケージパッケージ本体サイズ

デバイス JB (℃/W) JC (℃/W) JA (℃/W) JA‐Effective (℃/W) (1)

@250 LFM @500 LFM @750 LFM

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第 5 章:温度仕様

推奨: ザイ リ ンクスは、 パッケージの熱モデル化にデルファイ熱モデルの使用を推奨しています。 デルファイ熱モデルでは、 熱伝導材料パラ メーターと熱ソ リ ューシ ョ ンの製造上のばらつきが考慮されています。 このよ うなばらつ

きの例と しては、 ファンからのエアフロー誤差、 ヒート パイプおよびベーパー チャンバーの性能誤差、 ヒート シン

ク ベースへのフ ィンの取り付け具と表面の平坦性の製造上のばらつきなどがあ り ます。

熱管理スト ラテジ

このセクシ ョ ンで説明するよ うに、 ザイ リ ンクスは Zynq-7000 SoC デバイスを使用するシステムの消費電力削減と

放熱に複数の面から取り組んでいます。

キャビテ ィアップ プラスチック  BGA パッケージ

BGA は、 パッケージの底部にあるアレイ状のはんだボールを使用してユーザー システムの回路基板と電気的に接続

するプラスチッ ク パッケージ技術です。 リード パッケージ製品と比較する と、 はんだボールがアレイ状に配列され

ているため、 パッケージ サイズが大幅に縮小します。 また、 電気特性が向上し、 製造歩留ま り も高くな り ます。

基板の材質は、 複層 BT (Bismaleimide Triazene) エポキシ ベースとなっています。 電源およびグランド ピンが共にグ

ループ化され、 信号ピンはボードへの配線の容易にするために周囲に割り当てられています。 パッケージは、 ダイ

を上にした形で提供され、 モールド コンパウンドで覆われたワイヤボンド デバイスが備えられています。 図 5-2 の

断面図に示すよ うに、 BGA パッケージはシングル コアのプリ ン ト基板上にワイヤボンド されたダイが装着され、

モールド処理されています。

X-Ref Target - Figure 5-1

図 5‐1:熱モデルのトポロジ

TI

Junction

BI BO

TO

SIDE

UG865_c05_05_042012

DELPHI BCI-CTM Topology for FCBGA

Junction

Rjc

Rjb

Two Resistor Model

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第 5 章:温度仕様

キャビティアップ BGA パッケージの主な特長/利点は次のとおりです。

• 低プロファイル温度および小フッ トプ リ ン ト

• 熱特性の向上

• ボード レベルの信頼性が高い

ワイヤボンド  パッケージ

ワイヤボンド パッケージは、 性能を向上させる と同時に小型化も実現するために必要な要素を備えています。 ワイヤ

ボンド パッケージ向けのアプリケーシ ョ ンは、 ボード スペースが最優先事項で、 小型化が求められ、 消費電力を抑

える必要がある携帯製品や民生品を対象と しています。 Zynq-7000 SoC ワイヤボンド パッケージでは、 ボード エリア

を大幅に縮小できます。 ザイ リ ンクスのワイヤボンド パッケージは、 リジッ ド BT ベース基板です (図 5-3 参照)。

ワイヤボンド パッケージの主な特長/利点は次のとおりです。

• ボード エリ アを削減するスモール フォームファ クターであるため、 携帯/ワイヤレス デザインおよび PC アド イ

ン カード アプリ ケーシ ョ ンに対応可能

• よ り低いインダクタンスおよび容量

• その他の小規模パッケージ タイプに含まれる薄くて壊れやすいリードがない

• 非常に薄く、 軽量のパッケージ

X-Ref Target - Figure 5-2

図 5‐2:キャビテ ィアップ ボール グリ ッ ド  アレイ  パッケージ

X-Ref Target - Figure 5-3

図 5‐3: リジッ ド  BT ベース基板のワイヤボンド  パッケージ

UG865_c5_01_040212

Plastic Mold Plated Copper Conductor

Soldermask BT (PCB Laminate) Solder Ball

DieAttach

MoldingCompond

IC

BT Resin

UG865_c5_02_042012

Solder Ball SolderMask

PlatedVia

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第 5 章:温度仕様

フリ ップチップ パッケージ

ザイ リ ンクスは、 よ り大規模な Zynq-7000 SoC FPGA デバイス用に低い熱経路のフ リ ップチップ BGA パッケージを

提供しています。 図 5-4 に示すよ うに、 これらのパッケージには熱伝導材料 (TIM) を使用したヒート スプレッダー

も組み込まれています。

熱伝導性が高い材料と均一なプロセスを適用するこ とで、 ヒート スプレッダーまでの熱抵抗が低くなり ます。 同時

に、 パッケージの電流リ ターン パスを最適化するこ とによ り、 電源プレーンとグランド プレーンの配置が改良され

る という利点ももたらされています。 これらプレーンの銅密度を高めるこ とによ り、 積層基板を通じた全体的な熱伝

導率が向上します。 また、 高密度化とパッケージにビア領域を分散させるこ とで垂直方向の熱伝導率も向上します。

システム レベルのヒートシンク  ソリューシ ョ ン

熱管理ス ト ラテジを全面的に遂行するには、 システムの物理的制約と機械的な制約に応じて、 カスタムまたは OEM

のヒート シンク ソ リ ューシ ョ ンを含む総合的な熱バジェッ トが必要です。 ヒート シンク ソ リ ューシ ョ ンは、 システ

ム レベルの設計者によって管理されますが、 デザイン上の制約と特定のシステム制約に合わせて調整する必要があ

り ます。 これには、 熱を表面に伝える固有のデバイス性能を理解するこ とが含まれます。

X-Ref Target - Figure 5-4

図 5‐4: ヒート  スプレッダーと熱伝導材料

Die

Lid-Heat Spreader

Substrate

Thermal Interface Material (TIM)

UG865_c05_03_041912

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第 5 章:温度仕様

熱伝導材料

Zynq-7000 SoC にヒート シンクを取り付ける際には、 熱伝導材料 (TIM) を使用する必要があ り ます。 この材料は、 コ

ンポーネン トから ヒート シンクへの熱伝導に役立ちます。

リ ッ ド レス フ リ ップチップ BGA の場合、シ リ コンの表面がヒート シンク と接触します。 リ ッ ド付きフ リ ップチップ

BGA の場合は、 リ ッ ドがヒート シンク と接触します。 リ ッ ド レス フ リ ップチップ BGA と リ ッ ド付きフ リ ップチッ

プ BGA の表面規模は異なり ます。 ザイ リ ンクスでは、 それぞれのフ リ ップチップ BGA パッケージ タイプで長く使

用するために、 異なる種類の TIM を推奨しています。

最大規模のヒート シンクやファンであっても、 ヒート シンクの底部と Zynq-7000 SoC の上部が物理的にきちんと接

触していない限り Zynq-7000 SoC を効果的に冷却できないため、 TIM が必要です。 ヒート シンク と Zynq-7000 SoC シ

リ コンの表面は、 完全に平らではあ り ません。 顕微鏡レベルで見る と、 表面の凹凸がよ くわかり ます。 表面に凹凸

がある と接触面が減少するため、 TIM を使用せずにヒート シンクを取り付けた場合には、 表面接触が不十分なため

に効果が半減します。

相変化物質、 熱伝導性グ リース、 熱伝導性パッ ドなどの TIM を使用するこ とによって、 これらの隙間が埋ま り、

Zynq-7000 SoC ダイ と ヒート シンク間の効果的な熱伝導が可能になり ます。

パッケージと熱管理ソ リ ューシ ョ ンの間の TIM をど う選択するかは、 熱接触抵抗を最小限に抑える上で非常に重要

です。 したがって、 次のパラ メーターを検討する必要があ り ます。

1. リ ッ ドの平面度と熱ソ リ ューシ ョ ンの接触面の平面度。

2. 熱管理ソ リ ューシ ョ ンによってパッケージに加わる圧力。 パッケージに加えるこ とができる許容最大圧力の限

度内にする必要があ り ます。

3. TIM の全熱接触。 この値は手順 1 および手順 2 のパラ メーターに基づいて決定されます。 これらのパラ メー

ターは TIM メーカーのデータシートに記載されています。

TIM の種類

さまざまな種類の TIM が販売されています。 最も一般的に使用されている TIM を次に示します。

• 熱伝導性グ リース

• 熱伝導性パッ ド

• 相変化物質

• 熱伝導性ペース ト

• 熱伝導性接着剤

• 熱伝導性テープ

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第 5 章:温度仕様

TIM のガイドライン

プロセッサと ヒート シンク間に使用するインターフェイスの材料を選択、 適用、 あるいはその性能を判断するには、

次の 5 つの要素を考慮します。

• 材料の熱伝導性

• 材料の電気伝導性

• 材料の広がり特性

• 材料の長期的な持続性と信頼性

• 使いやすさ

• TIM を介してヒート シンクからパッケージに加わる圧力

材料の熱伝導性

熱伝導性とは、 材料 (構成要素) が熱を伝導する能力を数値で表したものです。 インターフェイスの材料の熱伝導性

は、 伝熱能力に大きな影響を与えます。 熱伝導性が高いほど、 その材料は熱を効果的に伝導します。 熱伝導性が低

い材料は、 熱伝導の効果が低いため、 インターフェイス間で高い温度差を生じさせるこ とになり ます。 低い熱伝導

性を克服するには、 さ らに良い冷却ソ リ ューシ ョ ン (通常、 よ り高価なソ リ ューシ ョ ン) を使用して、 必要な放熱を

行う必要があ り ます。

材料の電気伝導性

一部のメ タル ベース TIM 化合物は、 電気伝導性があ り ます。 セラ ミ ッ ク ベース化合物は、 一般的に電気伝導性があ

り ません。 メーカーは、 導電性が低いメ タル ベース化合物を製造していますが、 それらの一部は完全に電気的に不

活性とは限り ません。 メ タル ベースの熱伝導化合物は、 Zynq-7000 SoC ダイ自体に影響を与えませんが、 Zynq-7000

SoC やマザーボード上のその他のエレ メン トに化合物が混入している場合には、 それらへのリ スクがあ り ます。

このよ うな理由から、 ザイ リ ンクスでは電気的伝導性のある TIM の使用を推奨していません。

材料の広がり特性

TIM は、 取り付けられたヒート シンクの圧力を受けて、 Zynq-7000 SoC と ヒート シンク間の空気間隙が埋まる (また

は無くなる ) ため、 その広がり特性によって性能が決ま り ます。 空気は熱伝導率が非常に悪いため、 インターフェイ

スの材料が隙間を多く埋めるほど、 熱伝導効率が高ま り ます。

材料の長期的な持続性と信頼性

TIM の長期的な持続性と信頼性は、 長期間の使用後でも十分な熱伝導を行う能力と して定義されています。 低品質

の化合物は、 硬化したり、 時間が経つとポンプアウ ト (漏出) が生じる可能性があ り 、 Zynq-7000 SoC の早期故障や

過熱を引き起こします。 高品質の化合物はデバイスの寿命期間において安定かつ信頼性の高い TIM と して機能しま

す。 一般的に、 よ り高い粘性を持つ熱伝導性グ リースは、 リ ッ ド レス デバイスのポンプアウ トに対して強い抵抗力

があ り ます。

使いやすさ

熱伝導性グ リースを塗布する場合、 表面実装を担うサプライヤーは材料を最適な量使用するよ うに注意が必要です。

多すぎても、 少なすぎても問題となり ます。 一方、 熱伝導性パッ ドは一定サイズなので、 一貫した方法で簡単に使

用できます。

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第 5 章:温度仕様

TIM を介してヒートシンクからパッケージに加わる圧力

推奨:パッケージと ヒート シンクの間で TIM の最適なパフォーマンスを得るには、 パッケージにかける圧力を 20 ~

40 PSI の範囲内とするこ とを推奨します。 パッケージと ヒート シンクの間に熱電対がある と、 熱接触の質が低下し

て熱測定が不正確になる恐れがあ り ます。 こ こには熱電対を配置しないよ うにしてください。 ベス ト プラ クティ ス

とは、 適切な圧力を 20 ~ 40PSI の範囲内で選択してパッケージと熱システム ソ リ ューシ ョ ン間で最適な熱接触性を

実現するこ と、 そしてパッケージの機械的な健全性を確実にするこ とです (熱ソ リ ューシ ョ ンは機械的ス ト レスおよ

び振動に関するすべての認定試験に合格しているこ と )。

推奨: ザイ リ ンクスは、 デバイス パッケージの四隅周辺で動的な実装法を採用するこ とを推奨しています。 PCB で

は、 ヒート シンク取り付け具の一部と してブラケッ ト ク リ ップを使用して、 パッケージを機械的に支えます。

図 5-5 を参照して ください。

ヒートシンクの取り外し手順

パッケージ上のヒート スプレッダーは、 ダイを物理的に保護し、 主要な放熱経路と して機能します。 このヒート ス

プレッダーは、 パッケージに密着するのに十分な接着力を持つエポキシ接着剤を使用して装着されます。 外部ヒー

ト シンクによって リ ッ ド接着接続部に絶えず張力またはせん断力が加わるアプリ ケーシ ョ ンの場合、 追加補強が必

要になるこ とがあ り ます。

さ らに、 装着された外部ヒート シンクを取り外す際に、 接続部に張力、 トルク、 またはせん断力がかかる場合、

リ ッ ド自体が外れないよ うに注意する必要があ り ます。 このよ うな場合、 小さい金属の刃または金属線を使用して、

リ ッ ド と ヒート シンクの接続部を角から剥がし、 ヒート シンクを慎重に取り外します。 最初の切り込みは、 刃が

ヒート シンクに対して上方に強い力を加えるこ とができるよ うに、 十分深く入れる必要があ り ます。 ヒート シンク

取り外しに関する推奨事項の詳細は、 ヒート シンクおよびヒート シンク接着剤のメーカーにお問い合わせください。

X-Ref Target - Figure 5-5

図 5‐5:動的な実装とヒートシンクの取り付け具のブラケッ ト  クリ ップ

PKG

Heat SinkHS Base

X15431-043017

Zynq‐7000 SoC パッケージ ガイド 100UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 5 章:温度仕様

はんだ付けガイド ライン

表面実装部品のインプ リ メン トおよび管理に関しては、 鉛フ リーのはんだリ フロー プロセスの動力学およびそのプ

ロセスの各段階と最終結果の関連性について十分に理解する必要があ り ます。

推奨: ザイ リ ンクスは、 パッケージ サンプルを使用してカスタム PCB アセンブリ プロセスの適性を得るこ とを推奨

しています。

リ フロー プロセスの主な段階は次のとおりです。

• はんだ粒子をペース ト状に融解する

• 結合する表面に塗布する

• はんだを凝固させてしっかり と金属を結合させる

プラスチッ ク表面実装コンポーネン ト (PSMC) 本体の最大リ フロー温度はサイズによって異なり ますが、 鉛フ リー

パッケージでは 250℃ 以下 (ド ラ イ リ ワークの場合のみ 260℃) で、 この温度を超えてはいけません (共晶パッケージ

では 220℃)。 1 つのボード上に複数の BGA がある場合、 周囲コンポーネン トが異なるため、 ザイ リ ンクスではすべ

ての BGA 位置で変動温度を確認するこ とを推奨しています。

赤外線リ フロー (IR) プロセスは、 装置や荷重に強く依存します。 温度抑制が十分でない場合、 コンポーネン トが

オーバーヒート します。 不平衡な荷重は、 ボード上に大きな温度変化をもたらす可能性があ り ます。 これらのガイ

ド ラインは、 ユーザーによってコンポーネン トが破損されないよ うにするこ とを目的と したものです。 実際の温度

プロファイルについては、 これらのガイ ド ラインを使用するユーザーが作成する必要があ り ます。 パッケージの湿

度/ リ フローの分類およびパッケージのリ フロー条件は、 「Joint IPC/JEDEC 規格 J-STD-020C」 を参照してください。

Sn/Pb のリフローはんだ付け

図 5-6 に、 IR/対流を使用する Sn/Pb はんだ付けのリ フロー プロセスにおける一般的な条件を示します。 BGA アセン

ブリには、 IR 方式と熱対流式のはんだ付け装置が使用されます。 PSMC の湿度感度は、 表面実装フローを行う前に

検証しておく必要があ り ます。

X-Ref Target - Figure 5-6

図 5‐6: Sn/Pb はんだ付けの IR リフローの一般的な条件

ug865_c5_06 _041912Time (s)

Tem

pera

ture

(°C

)

2–4°C/s

Preheat & drying dwell120–180 s between95–180°C (Note 3)

TMAX (body) = 220°CTMAX (leads) = 235°C

t183

60s < t183< 120sapplies to lead area

T = 183°C

Ramp down2–4°C/s

(Note 2)

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第 5 章:温度仕様

図 5‐6 の説明

1. 最大温度範囲 = 220℃ (本体)、 最低温度範囲 = 205℃ 未満 ( リード /ボール)

2. 予熱乾燥の温度上昇速度 2 ~ 4℃/秒

3. 予熱温度と維持時間 120 ~ 180 秒で 95 ~ 180℃

4. IR リ フローは必ずド ライ パッケージで実行

鉛フリーのリフローはんだ付け

ザイ リ ンクスは、 BGA パッケージ用に SnAgCu はんだボールを使用します。 さ らに、 鉛フ リーのはんだ付けプロセ

スで必要と される高いリ フロー温度 (最大 250℃、 ド ラ イ リ ワークのみの場合は 260℃) に適した材質を使用します。

ザイ リ ンクスでは、 Sn/Pb はんだ付けプロセスを使用する SnPb はんだペース トによる SnAgCu BGA パッケージ接合

を推奨していません。 この温度範囲では、 SnAgCu BGA はんだボールが適切に溶解されず、 はんだ付け表面のぬれ

性が十分ではあ り ません。 その結果、 信頼性やアセンブリ歩留ま りが低下します。

最適な リ フロー温度プロファイルは、 使用するはんだペース ト /フラ ッ クス、 ボード サイズ、 ボード上のコンポーネ

ン ト密度、 大規模コンポーネン ト と小規模で軽量コンポーネン トの混合などを考慮して作成する必要があ り ます。

新しいボード デザインの温度プロファイルは、 コンポーネン ト上の複数箇所で熱電対を使用して作成します。 また、

ボード上にデバイスが混合している場合は、 ボード上の複数の位置で温度プロファイルをチェッ クする必要があ り

ます。 最小リ フロー温度が大規模なコンポーネン ト を リ フローできる温度に達している と同時に、 高熱に対応して

いない小さなコンポーネン ト を損傷する可能性がある温度しきい値を超えないよ うに注意が必要です。

表 5-2 および図 5-7 に、 鉛フ リーのはんだ付けフローのガイ ド ラインを示します。

一般に、 鉛フ リー パッケージ用の最適化リ フロー プロファイルは、 図 5-7 に示すよ うになだらかな傾斜となり ます。

SAC305 合金は 235℃ で完全に液化します。 プロファ イルの際には、 温度が最低である と考えられるはんだ接合部の

位置を特定し、 これらの位置において、 235℃ の最低ピーク温度が最低 10 秒間維持されているこ とを確認してくだ

さい。 必ずしも 260℃ のピーク温度またはそれ以上に上昇させる必要はあ り ません。 260℃ またはそれ以上に高い温

度でリ フローするこ とは、 熱に対して敏感なコンポーネン トに損傷を与え、 ボードに反り を起こす可能性があ り ま

す。 コンポーネン ト本体で許容可能なピーク温度については、 最新の IPC/JEDEC J-STD-020 規格を参照してくださ

い。 この温度は、 コンポーネン トのサイズによって決定されます。 各パッケージのピーク リ フロー温度については、

表 5-2 を参照して ください。 どのよ うな場合でも、 ピーク温度が最低となっている リ フロー プロファイルを使用し

ます。

表 5‐2:鉛フリーのはんだ付けガイドライン

プロファイル 対流型、 IR/対流型

温度上昇率 2℃/秒 (最大)

予熱温度 150 ~ 200℃ 60 ~ 120 秒

217℃ 以上に維持する時間 60 ~ 150 秒 (標準は 60 ~ 90 秒)

ピーク温度から 5℃ 以内の時間 30 秒 (最大)

ピーク温度 ( リード /ボール) 235℃ (最小)、 245℃ (標準) (はんだペース ト、 ボード サイズ、

コンポーネン トの組み合わせに依存)

ピーク温度 (本体) 245 ~ 250℃ (パッケージ本体のサイズに依存)

(表 5-3 参照)

温度低下率 2℃/秒 (最大)

25℃ からピーク温度までの時間 3.5 分 (最短)、 5.0 分 (標準)、 8 分 (最長)

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第 5 章:温度仕様

大小のコンポーネン トが混在した高機能ボードの場合、 ボードの温度偏差を最小 (10℃ 未満) に維持し、 ボードに反

りが起こらないよ うにして、 高いアセンブリ歩留ま り を達成するこ とが非常に重要です。 デルタ T を最小にするに

は、 予備加熱の段階で温度の上昇率を低く します。 予備加熱およびソークの段階では、 1℃/秒未満の比率で温度を上

昇させ、 その後のプロファイルでは 2℃/秒以下で上昇させるこ とを推奨します。

また、 コンポーネン トの表面と底面の温度偏差を最小にする必要があ り ます。 これは、 特に冷却段階で重要になり

ます。 パッケージの表面とはんだ接合部分の温度差が最小となるよ うに冷却するこ とが重要です。 リ フロー プロセ

スの冷却段階ではコンポーネン トの表面とはんだボールの温度差を 7℃ 未満に維持します。 この段階は、 ボールが

まだ完全にはボードに接着されていない非常に重要な段階で、 通常、 このと きの温度は 200℃ ~ 217℃ の範囲にな

り ます。 冷却部分をいくつかに分割し、 それぞれを異なる温度で効果的に冷却するこ とで、 温度差による問題を解

決できます。

X-Ref Target - Figure 5-7

図 5‐7:鉛フリーのはんだ付けプロセスにおける一般的な条件

Wetting time = 60–150 s

217t

217°C

Ramp up 2°C/s maximum150–200°C

Time (s)

Preheating60–120s

Ramp down 2°C/s maximumTe

mpe

ratu

re (

°C)

ug865_c5_07_110414

Tbody (MAX) = 245–250°C (package type dependent)

Tlead (MIN) = 235–250°C (10s minimum)See data sheet for maximum value by package type

表 5‐3:ザイリンクスの鉛フリー パッケージにおける本体の最大リフロー温度 (J‐STD‐020 規格に準拠) (1)

パッケージパッケージのリフロー最大温度 

(本体)JEDEC 耐湿レベル (MSL)

BGA

フ リ ップチップ FBG484/FBV484、 FBG676/FBV676、

FFG676/FFV676、 SBG485/SBV485250℃

4FFG900/FFV900、 FFG1156/FFV1156 245℃

RB484、 RF676/RFG676、 RF900、RF1156

225℃

ワイヤボンド CLG225、 CLG400、 CLG484 260℃ 3

注記:1. 詳細は、 個別の Zynq-7000 SoC データシート [参照 4] [参照 5] を参照して ください。

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第 5 章:温度仕様

ポスト  リフロー /クリーニング/ウォッシング

PCB アセンブリの外注業者の多くは、 アセンブリ後の洗浄が不要の、 無洗浄プロセスを使用しています。 ザイ リ ン

クスは無洗浄プロセスを推奨しますが、 洗浄が必要な場合は水溶性のペース ト と脱イオン水を用いた洗浄機を使用

してください。 液体の残留を防ぐために、 水洗後はベーキングを推奨します。

洗浄用の溶液や溶剤は使用できません。 リ ッ ドの接着剤、 サーマル コンパウンド、 パッケージ内のコンポーネン ト

を劣化させる化学物質を含んでいる場合があるためです。

コンフォーマル コーテ ィング

ザイ リ ンクスは、 コンフォーマル コーティング後のボード上のフ リ ップチップ BGA パッケージの信頼性に関する情

報を提供していません。 コンフォーマル コーティングを使用する場合は、 材料とプロセス ステップを含む特定の

ユース ケースに適したプロセスである必要があ り ます。

推奨: コンフォーマル コーティングが必要な場合、 ザイ リ ンクス パッケージに用いられる リ ッ ドの接着剤が劣化す

る潜在的リ スクを回避するために、 パリ レン ベースの材料を使用する必要があ り ます。

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第 5 章:温度仕様

参考資料

熱管理については、 次のウェブサイ ト も参考になり ます。

• Aavid: www.aavidthermalloy.com

• Wakefield: www.wakefield-vette.com

• Advanced Thermal Solutions: www.qats.com

• CTS: www.ctscorp.com

• Radian Thermal Products: www.radianheatsinks.com

• Thermo Cool: www.thermocoolcorp.com

熱伝導材料関連の詳細は、 次のウェブサイ ト を参照してください。

• Henkel: www.henkel.com

• Bergquist Company: www.bergquistcompany.com

• AOS Thermal Compound: www.aosco.com

• Chometrics: www.chomerics.com

• Kester: www.kester.com

ザイ リ ンクスがサポートする熱モデルの CFD ツールの詳細は、 次のウェブサイ ト を参照してください。

• Mentor: FloTHERM www.mentor.com/products/mechanical/flomerics

• ANSYS Icepak: www.ansys.com

Zynq‐7000 SoC パッケージ ガイド 105UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 6章

パッケージ マーク

マーキング

すべての Zynq-7000 SoC デバイスには、図 6-1 に示すよ うなパッケージ ト ップ マーキングがあ り ます。詳細を表 6-1

で説明します。

X-Ref Target - Figure 6-1

図 6‐1: Zynq‐7000 SoC デバイスのパッケージ マーキング

ug865_c6_01_060617

表 6‐1:ザイリンクス デバイスのマーキング定義 — 例

項目 定義

ザイ リ ンクス

ロゴ

ザイ リ ンクス ロゴ、 ザイ リ ンクス社名を商標、 登録商標と共に示す。

鉛フ リー マーク

FFG、 FBG、 SBG パッケージには、 デバイスの右上隅に鉛フ リー マークが付いている。 これは、 デバイス

が 『鉛フ リー パッケージ (FFG/FBG/SBG) 内の鉛フ リー バンプおよびサブス ト レートの混合出荷』

(XCN16022) [参照 14] に記載する鉛フ リー材料を使用して製造されているこ とを示す。

デバイス

ファ ミ リ ロゴ

デバイス ファ ミ リ名を商標、 登録商標と共に示す。 この行はオプシ ョ ンで、 無記載の場合がある。

1 行目 デバイス タイプ

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第 6 章:パッケージ マーク

2 行目

パッケージ コード、 回路デザイン リ ビジ ョ ン、 ウェハー工場の所在地コード、 形状コード、 および日付

コード。

パッケージ コードの 3 文字目に G (または V) がある場合、鉛フ リー RoHS に準拠したパッケージであるこ

とを示す。 ザイ リ ンクスの鉛フ リーおよび RoHS 準拠製品の詳細は、 japan.xilinx.com/pbfree を参照。

3 行目アセンブリ、 ロ ッ ト 、 およびステッピング情報を 10 文字の英数字で示す。 ステッピング情報がない場合、

末尾の文字は通常 A または M である。

4 行目

該当する場合、 この行はデバイスのスピード グレード と温度範囲を示す。 注文コードの詳細は、

『Zynq-7000 SoC データシート : 概要』 (DS190) [参照 13] を参照。

4 行目に次のよ うな情報が記載される場合がある。

2C xxxx xxxx はデバイスの SCD を示す。 SCD は特別な注文コードであ り、 デバイス ト ップ マーキン

グに必ず記載されるものではない。

2C ES ES は、 エンジニア リ ング サンプルを示す。

この行がないデバイスも存在する。 バー コードから、 デバイスのスピード グレードおよび温度範囲の情

報を入手する。

バーコード デバイス固有のバーコードが各デバイスに付けられる。 詳細は、 『FAQ: 7 シ リーズ、 UltraScale、 および

UltraScale+ 製品のト ップマーキングの変更』 (XTP424) [参照 15] を参照。

表 6‐1:ザイリンクス デバイスのマーキング定義 — 例 (続き)

項目 定義

Zynq‐7000 SoC パッケージ ガイド 107UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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第 7章

梱包と出荷

概要

Zynq-7000 SoC はト レイを使用して梱包されます。 ト レイは物理的なダメージからの保護効果に優れているため、 ザ

イ リ ンクスはほとんどの表面実装デバイスの梱包にこれを使用しています。 また、 ト レイは静電防止材料で製造さ

れているため、 ESD ダメージから もある程度保護し、 125℃ のベーキング温度に対して耐性があ り ます。 最大使用

温度は 140℃ です。 表 7-1 に、 ト レイあた りの最大デバイス数と内箱あたりの最大デバイス数を示します。

表 7‐1: ト レイおよび内箱あたりの標準的なデバイス数

パッケージ ト レイあたりの最大デバイス数 内箱あたりの最大デバイス数

CLG225 160 800

CLG400 90 450

CLG484 84 420

CLG485 84 420

SBG485 (SBV485) 84 420

FBG484 (FBV484) 60 300

FBG676 (FBV676) 40 200

FFG676 (FFV676) 40 200

FFG900 (FFV900) 27 135

FFG1156 (FFV1156) 24 120

RB484 60 300

RF676 (RFG676) 40 200

RF900 27 135

RF1156 24 120

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付録 A

推奨する PCB デザイン  ルール

BGA パッケージ

ザイ リ ンクスでは、 パッケージ側のランド パッ ド径に関するデータを提供しています。 ボードのレイアウ ト を設計

するにあたって、 ボード パッ ドをコンポーネン ト側のランドの形状と一致するよ う設計するために、 このデータが

必要になり ます。図 A-1 にランド パッ ドの各部の直径を示し、表 A-1 に 0.8mm および 1.0mm ピッチのパッケージに

おけるそれらの標準値を示します。 ザイ リ ンクス BGA パッケージでは、 ボードに NSMD (非はんだマスク定義) パッ

ドを使用するこ とを推奨します。 これによって、 図 A-1 に示すよ うに、 ランド金属 (直径 L) とはんだマスクの開口

部 (直径 M) の間に隙間ができます。図 A-2 に NSMD PCB パッ ドのはんだ接合部を示します。ボード レベルの信頼性

を向上させるため、 ボード ランド パッ ドの直径とパッケージのはんだマスク定義 (SMD) の比率が 1:1 になるよ うに

するこ とを推奨します。 NSMD パッ ド とはんだマスクの間隔、 および実際の信号ト レース幅は、 PCB ベンダーに

よって異なり ます。 ライン幅および間隔が狭くなる と、 PCB のコス トが高くな り ます。

X-Ref Target - Figure A-1

図 A‐1: BGA パッケージでの推奨はんだパッ ド  レイアウト

Solder Mask

e

Opening inSolder Mask (M)

ML

Solder Land (L)

UG865_aA_01_092713

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付録 A:推奨する  PCB デザイン ルール

X-Ref Target - Figure A-2

図 A‐2: NSMD PCB パッ ドのはんだ接合部の例

Land Pad

SMD

M

BGA Package

BGA Solder Ball

Solder Mask

PCB

UG865_aA_02_110513

L

表 A‐1: BGA パッケージのデザイン  ルール

パッケージ0.8mm ピッチ 1.0mm ピッチ

SB/SBG/SBV、 CL/CLG FF/FFG/FFV、 FB/FBG/FBV、 RF/RFG

デザイン  ルール 寸法 (単位: mm) (ミル)

パッケージのランド パッ ド開口部 (SMD) 0.40mm (15.7 ミル) 0.53mm (20.9 ミル)

PCB はんだランド (L) の最大直径 0.40mm (15.7 ミル) 0.53mm (20.9 ミル)

PCB はんだマスク開口部 (M) の直径 0.50mm (19.7 ミル) 0.63mm (24.8 ミル)

はんだボール ランドのピッチ (e) 0.80mm (31.5 ミル) 1.00mm (39.4 ミル)

注記:1. 寸法は mm 単位で制御します。

Zynq‐7000 SoC パッケージ ガイド 110UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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付録 B

リ ッ ドレス フリ ップチップ パッケージ用ヒートシンクのガイド ライン

リ ッ ドレス フリ ップチップ BGA (FB/FBG/FBV) 用ヒートシンクの取り付け方法

ヒート シンクは、 さまざまな方法でパッケージに取り付けるこ とができます。 効果的に放熱させるために、 各ヒー

ト シンク取り付け方法の長所/短所を理解しておく必要があ り ます。 パッケージ タイプ、 熱源の接触部分、 および

ヒート シンク タイプなどによって取り付け方法を決定します。

シリコンおよびデカップリング キャパシタの高さに関する注意事項

リ ッ ド レス フ リ ップチップ BGA パッケージ用ヒート シンクの取り付けを設計する際、基板上のダイの高さおよびデ

カップ リ ング キャパシタの高さを考慮する必要があ り ます (図 B-1 参照)。 これは、 ヒート シンク (金属) とデカップ

リ ング キャパシタ間における電気的短絡を回避するためです。

X-Ref Target - Figure B-1

図 B‐1: リ ッ ドレス フリ ップチップ BGA の断面図

Silicon Underfill SubstrateDecouplingCapacitor

UG475_aB_01_013113

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付録 B: リ ッ ドレス フリ ップチップ パッケージ用ヒートシンクのガイド ライン

ヒートシンクの取り付け方法の種類

ヒート シンクの取り付け方法は 6 種類あり ます。 表 B-1 に、 それぞれの長所/短所を示します。

• 熱伝導性テープ

• 熱伝導性の接着剤

• Z 形状のワイヤ ク リ ップ

• プラスチッ ク ク リ ップ

• ねじ式スタンドオフ (PEM) と圧縮バネ

• 押しピンと圧縮バネ

表 B‐1: ヒートシンクの取り付け方法

取り付け方法 長所 短所

熱伝導性テープ • 一般的に取り付けが簡単で安価

• アルミニウム ヒート シンクの取り付けには最

も低コス ト な方法

• PCB 上で追加スペースを確保する必要がない

• テープがしっかり と接着するよ うに、 ヒート

シンク とチップの表面をきれいに掃除する必

要がある

• 接触部分が小さいため、 接着力が弱い可能性

がある

• テープは中~低程度の熱伝導性で、 ヒート シ

ンクの効果に影響する

熱伝導性の接着剤 • 優れた機械的接着

• テープよ りは高価だが比較的安価

• PCB 上で追加スペースを確保する必要がない

• 接着手順が難し く、 使用する接着剤の量の調

節が困難

• やり直しが困難

• 接触部分が小さいため、 接着力が弱い可能性

がある

Z 形状のワイヤ

ク リ ップ

• 強力で安定した機械的取り付けが可能。 衝撃

や振動テス ト を行う必要がある環境では、 こ

の強力な取り付け方法が必要

• 簡単に取り外し可能。 半導体を破損するこ と

がない (エポキシ樹脂やテープはデバイスを破

損させる可能性がある )

• TIM へプリ ロードを適用する。 実際、 このプ

リ ロードによって、 熱伝導能力が向上する

• PCB 上に固定器具用のスペースが必要

プラスチッ ク

ク リ ップ

• PCB 上のスペースに限りがあるデザインに最適

• PCB ボードを傷つけるこ とな く ヒート シンク

を取り外しできるため、 やり直しが簡単

• 衝撃や振動テス トに対応できる十分な固定力

がある

• ク リ ップを使用するため、 シ リ コン デバイス

周囲にスペースが必要

• 局部的な刺激によ り、 はんだボールやチップ

基板が損傷する可能性があるため、 ク リ ップ

の取り付け/取り外しには注意が必要

Zynq‐7000 SoC パッケージ ガイド 112UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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付録 B: リ ッ ドレス フリ ップチップ パッケージ用ヒートシンクのガイド ライン

ヒートシンクの取り付け

コンポーネン ト  ピックアップ ツールに関する注意事項

ザイ リ ンクスでは、実装機を使用して リ ッ ドレス フ リ ップチップ BGA を PCB へ配置する場合、 ノズル部分にソフ ト

チップまたは吸着カップを使用するこ とを推奨しています。 これによって、 部品の欠損や磨耗、 またはベアダイの損

傷を防ぐこ とができます (図 B-2 参照)。

ねじ式スタンドオフ

(PEM) と圧縮バネ

• 圧縮バネ熱源へ安定した固定ができ、 PCB、

バッキング プレート、 またはシャーシへ荷重

を伝達できる

• 高さのある大きなヒート シンクを固定するの

に最適

• チップやはんだボール上にかかる実装時の力

や荷重を厳し く管理できる

• PCB 上に穴を開ける必要があ り、 ラインと し

て使用できる貴重なスペースを使用する必要

がある

• 高価になる傾向がある。 特に、 スタンドオフ

を使用するために、 ド リルで穴を開けるか、

または PCB 上にあらかじめ穴が開いたものを

調達する必要がある

押しピンと圧縮バネ • 熱源へ安定した固定ができ、 PCB へ荷重を伝

達できる

• チップやはんだボール上にかかる実装時の力

や荷重を厳し く管理できる

• PCB 上に押しピン用のスペースが必要

表 B‐1: ヒートシンクの取り付け方法 (続き)

取り付け方法 長所 短所

X-Ref Target - Figure B-2

図 B‐2:推奨される実装機の使用方法

UG475_aB_02_013113

Silicon Substrate

MetalTip

Nozzle

Metal Pick Up Tip Nozzle with Soft Tips orSuction Cups is Preferred

Soft Tips

DecouplingCapacitor

Preferred

Silicon Substrate

MetalTip

Nozzle

Metal Pick Up Tip Nozzle Can Damagethe Exposed Silicon

DecouplingCapacitor

Incorrect Pickup Method

Zynq‐7000 SoC パッケージ ガイド 113UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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付録 B: リ ッ ドレス フリ ップチップ パッケージ用ヒートシンクのガイド ライン

ヒートシンクの取り付け手順に関する注意事項

コンポーネン トが PCB に配置された後、 ヒート シンクを リ ッ ド レス パッケージへ取り付ける際は、 表 B-2 に示す事

柄に注意して ください (図 B-3 参照)。

表 B‐2: ヒートシンクの取り付けに関する注意事項

注意事項 原因 推奨

ヒート シンクの取り付け作業にお

いて、 露出しているダイやパッシ

ブ キャパシタを損傷させる原因

を考える

• 凸凹した表面にヒート シンクが

配置されている

• TIM の厚さが均一でない

• ヒート シンクを取り付ける際に、

不均衡な力が与えられる

• 平らな表面にヒート シンクを配置する

• TIM の厚さを均一にする

• ヒート シンクを取り付ける際には、 均一の力

をかける

ヒート シンクが取り付け後に傾い

ていないか注意する

平らでない表面にヒートシンクを取

り付けた場合、 シ リ コンが破損し

て、 フ ィールド エラーの原因となる

• 取り付け後にはヒート シンクへ接触しないよ

うに注意する

• ヒート シンクを取り付けた後、 シ リ コンと完

全に接着するまで固定器具を使用する

X‐Ref Target ‐ Figure B‐3

図 B‐3:推奨されるヒートシンクの取り付け方法

UG475_aB_03_013113

Silicon

Substrate

DecouplingCapacitor

Even ForceEven Force

Silicon

Heat Sink

Mother Board

Substrate

Even ForceEven Force

Preferred

Preferred

Incorrect Alignment

Silicon

Substrate

DecouplingCapacitor

Incorrect Force

Silicon

Substrate

DecouplingCapacitor

Preferred Application of Heatsink 1. Heatsink is Aligned Parallel to Silicon 2. Even Bond Line Thickness of TIM 3. Even Compressive Force Applied On All Sides

Improper Application of Heatsink Can Damage to Heatsink 1. Heatsink is Not Aligned Parallel to Silicon 2. Uneven Bond Line Thickness of TIM 3. Uneven Force Applied

Zynq‐7000 SoC パッケージ ガイド 114UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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付録 B: リ ッ ドレス フリ ップチップ パッケージ用ヒートシンクのガイド ライン

熱伝導性の接着剤を使用する一般的なヒートシンクの取り付け手順

ヒート シンクを取り付ける前に、 パッケージをマザーボードへ表面実装する必要があ り ます。

1. マザーボードを金具で固定し、 ヒート シンクを取り付ける際に動かないよ うにします。

2. 自動注入装置を使用して、 ある一定のパターンで熱硬化性 (非導電性) の接着剤をシ リ コンの裏側に注入します。

この自動注入装置は、 比較的安価に安定した処理速度が必要な場合によ く利用されます。 最適な注入パターン

は、 SMT サプライヤーで判断される必要があ り ます。

注記: シ リ コンの裏側が最低電圧カバレッジの場合は、 熱伝導条件が最適にならない可能性があ り ます。

3. 実装機を使用して、 シ リ コンの裏側にヒート シンクを配置します。 シ リ コンの裏側と接触する ヒート シンク全体

へ均一の圧力をかけます。 ヒート シンクを配置する と、 シ リ コン裏の接着剤が広がり ます。 通常、 力変換器を使

用して、 配置時の力を測定および制限します。

4. エポキシ樹脂は、 指定された時間、 熱を加える と硬化します。

注記:エポキシ樹脂の硬化温度および硬化時間は、 メーカーの仕様書に基づきます。

熱伝導性の粘着テープを使用する一般的なヒートシンクの取り付け手順

ヒート シンクを取り付ける前に、 パッケージをマザーボードへ表面実装する必要があ り ます。

1. マザーボードを金具で固定し、 ヒート シンクを取り付ける際に動かないよ うにします。

2. ゴム製のローラーを使用して、 ヒート シンクの大きさに合わせてカッ ト した熱伝導性の粘着テープを適切な角度

でヒート シンクの底面に貼り付けます。 圧力をかけるこ とによって、 貼り付けのと きにテープの下に閉じ込めら

れる空気を排除できます。

3. 実装機を使用して、 シ リ コンの裏側にヒート シンクを配置します。 シ リ コンの裏側と接触する ヒート シンク全体

へ均一の圧力をかけます。 ヒート シンクを配置する と、 熱伝導性の粘着テープがシ リ コンの裏に接着します。

通常、 力変換器を使用して、 配置時の力を測定および制限します。

4. ヒート シンク全体に対して一定の圧力をかけ、 指定された時間そのままの状態を保持します。

注記:熱伝導性の粘着テープ適用時の固定時間は、 メーカーの仕様書に基づきます。

PCM (相変化物質) でプッシュ式および段付きねじヒートシンクを取り付ける手順

ヒート シンクを取り付ける前に、 パッケージをマザーボードへ表面実装する必要があ り ます。

1. マザーボードを金具で固定し、 ヒート シンクを取り付ける際に動かないよ うにします。

注記:固定金具は、 ヒート シンクのプッシュ ピンの深さに対応する必要があ り ます。

2. ゴム製のローラーを使用して、 ヒート シンクの大きさに合わせてカッ ト した PCM テープを適切な角度でヒート

シンクの底面に貼り付けます。 圧力をかけるこ とによって、 貼り付けのと きにテープの下に閉じ込められる空気

を排除できます。

3. プッシュ ピンを使用する と、 PCB 上の穴にピンがしっかり と固定されてヒート シンクがパッケージに取り付け

られます。 バネの圧縮荷重によって適度な実装圧力がかけられ、 適切な熱伝導材料 (サーマル インターフェイス

マテ リ アル (TIM)) の効果が得られます。

注記: ヒート シンクは、 傾かないよ うに取り付けてください。 このプロセスは、 手作業の機械的な固定作業とな

るため、 自動化はできません。 PCB 上の穴の耐性は、 ヒート シンクの取り付けに関する問題が生じない程度の

耐性が必要です。

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付録 C

その他のリソース

ザイリンクス リソース

アンサー、 資料、 ダウンロード、 フォーラムなどのサポート リ ソースは、 ザイ リ ンクス サポート サイ ト を参照して

ください。

ザイ リ ンクスの資料で使用されている技術用語については、 ザイ リ ンクス用語集を参照してください。

ソリューシ ョ ン  センター

デバイス、 ツール、 IP のサポートについては、 ザイ リ ンクス ソ リ ューシ ョ ン センターを参照して ください。 デザイ

ン アシスタン ト 、 デザイン アドバイザリ、 ト ラブルシューティングのヒン ト などが含まれます。

参考資料

次の文書は、 このユーザー ガイ ドの補足資料と して役立ちます。

注記:日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

1. 『Zynq-7000 SoC テクニカル リ ファレンス マニュアル』 (UG585: 英語版、 日本語版)

2. 『Zynq-7000 SoC PCB デザイン ガイ ド』 (UG933: 英語版、 日本語版)

3. 『Zynq-7000 SoC ソフ ト ウェア開発者向けガイ ド』 (UG821: 英語版、 日本語版)

4. 『Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイ ッチ特性』 (DS187: 英語版、 日本語版)

5. 『Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特性および AC スイ ッチ特性』 (DS191: 英語版、日本語版)

6. Zynq-7000 SoCのパッケージ/デバイス /ピン配置ファイルは、 次のサイ トから入手できます。

japan.xilinx.com/support/package-pinout-files/zynq7000-pkgs.html

7. 『Zynq-7000 SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586: 英語版、 日本語版)

8. 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471: 英語版、 日本語版)

9. 『7 シ リーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビッ ト 1MSPS アナログ-デジタル コンバーター ユーザー ガイ ド』 (UG480: 英語版、 日本語版)

10. 『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG470: 英語版、 日本語版)

Zynq‐7000 SoC パッケージ ガイド 116UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com

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付録 C:その他のリソース

11. 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476: 英語版、 日本語版)

12. 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、 日本語版)

13. 『Zynq-7000 SoC データシート : 概要』 (DS190: 英語版、 日本語版)

14. 『鉛フ リー パッケージ (FFG/FBG/SBG) 内の鉛フ リー バンプおよびサブス ト レートの混合出荷』 (XCN16022)

15. 『FAQ: 7 シ リーズ、 UltraScale、 および UltraScale+ 製品のト ップマーキングの変更』 (XTP424)

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適用される法律が許容する最大限の範囲で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) とい う状態で提供され、 ザイ リ ンクスは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、 すべての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または貴社による本情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・性質の損失または損害についても、 責任を負わない (契約上、 不法行為上 (過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であったり、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に

含まれるいかなる誤り も訂正する義務を負わず、 本情報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いま

せん。 事前の書面による同意のない限り、 貴殿または貴社は本情報を再生産、 変更、 頒布、 または公に展示してはなり ません。 一

定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケー

シ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を

使用する場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。

自動車用のアプリケーシ ョ ンの免責条項

オートモーティブ製品 (製品番号に 「XA」 が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性の機能 ( 「セーフティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セーフティ アプリ ケーシ ョ ン」 ) における使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用前または提供前に安全を目的と して十分なテス ト を行う ものと します。 セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品を使用する リ スクはすべて顧客が負い、 製品の責任の制限を規定する適用法令および規則にのみ従う ものと します。

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Zynq‐7000 SoC パッケージ ガイド 117UG865 (v1.8.1) 2018 年 6 月 22 日 japan.xilinx.com