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  ELECTRÓNICA Dr. Oscar L Pérez Castañeda 1 Tutorial WARP 6.3 Introducción Este es un tutorial sobre la utilización de Warp 6.3. D escribe los pasos a seguir para la creación de un proyecto, agregar archivos VHDL o Verilog según sea el caso, compilarlos y simularlos. Esta herramienta genera entre otros archivos, aquel que ha de ser cargado en la GAL o PAL, es decir, el archivo con extensión JEDEC. Edición de manera externa un archivo VHDL. Con la finalidad de ilustrar la manera de editar y agregar un archivo VHDL a un proyecto realizado en Galaxy, se tomará como ejemplo un s umador de 2 bits con acarreo (carry) de entrada y de salida. A continuación se muestra el diagrama a bloques del sumador completo de dos bits (Full_Adder). A continuación se muestra el código VHDL para el sumador. Hay que e ditarlo en el NOTEPAD y guardar este archivo con el nombre Full_Adder.vhd. No olvide darle la extensión vhd. Si lo deja con la extensión TXT de los archivos NOTEPAD, Galaxy no lo reconocerá como archivo vhd. library ieee; use ieee.std_logic_1164.all; use work.std_arith.all; entity sumador is port(a,b,Cin: in std_logic; suma,Cout: out std_logic); end sumador;
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Tutorial Warp

Jul 09, 2015

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ELECTRÓNICA Dr. Oscar L Pérez Castañeda

Tutorial WARP 6.3

Introducción

Este es un tutorial sobre la utilización de Warp 6.3. Describe los pasos a seguir para la

creación de un proyecto, agregar archivos VHDL o Verilog según sea el caso, compilarlos y

simularlos.

Esta herramienta genera entre otros archivos, aquel que ha de ser cargado en la GAL o PAL,

es decir, el archivo con extensión JEDEC.

Edición de manera externa un archivo VHDL.

Con la finalidad de ilustrar la manera de editar y agregar un archivo VHDL a un proyecto

realizado en Galaxy, se tomará como ejemplo un sumador de 2 bits con acarreo (carry) de entrada y

de salida. A continuación se muestra el diagrama a bloques del sumador completo de dos bits

(Full_Adder).

A continuación se muestra el código VHDL para el sumador. Hay que editarlo en el

NOTEPAD y guardar este archivo con el nombre Full_Adder.vhd. No olvide darle la extensión vhd. Si

lo deja con la extensión TXT de los archivos NOTEPAD, Galaxy no lo reconocerá como archivo vhd.

library ieee;use ieee.std_logic_1164.all;use work.std_arith.all;

entity sumador isport(a,b,Cin: in std_logic;

suma,Cout: out std_logic);end sumador;

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architecture arq_sum of sumador isbegin

suma <= a xor b xor Cin;Cout <= (a and b) or ((a xor b) and Cin);end arq_sum;

Ahora cree una carpeta llamada Full_Adder dentro de la carpeta examples , la cual se

encuentra dentro de la carpeta Warp dentro de Cypress dentro de Program Files (C:\Program

Files\Cypress\Warp\examples\Full_Adder) y dentro de ella copie el archivo Full_adder.vhd que

acaba de crear previamente.

Creación de un Proyecto con Warp 6.3

1. Lanzar la aplicación de Warp 6.3. Ir a Inicio, hacer clic sobre botón izquierdo del mouse,

en “Todos los Programas”, buscar Cypress, después Warp 6.3 y hacer clic sobre la aplicación

Galaxy.

2. Ubicar el apuntador del mouse sobre File en la parte superior izquierda de Galaxy.

Hacer clic con el botón izquierdo del mouse sobre New. Aparecerá la ventana New con tres

diferentes opciones:

a. Text Fileb. Project (Tarjet - Device)c. Project (Tarjet - Library)

Seleccionar la opción Project (Tarjet - Device) y después hacer clic sobre OK.

Entonces aparecerá la ventana Project Information. Como se va a trabajar en este

tutorial con un diseño basado en VHDL, entonces hacer lo siguiente:

a. En la opción Project Type seleccionar VHDL.

b. En Project Name dar el nombre del proyecto, en este caso lo nombraremos:

Full_Adder. c. En la opción Project Path, dar la ruta donde se encuentra la carpeta donde se

almacenará el proyecto, en nuestro caso es:

C:\ProgramFiles\Cypress\Warp\examples\Full_Adder. La ventana debe ser similar a la

figura Project_Information.

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Figura Project_Information.

Hacer clic sobre el botón Next y aparecerá la ventana Add Files Project. Esta ventana

muestra dos recuadros. En el primero, el de Files in the Project directory, muestra los archivos

VHDL que están en la carpeta proyecto. Seleccionar con el apuntador del mouse el archivo

Full_Adder y seguido de ello hacer clic en el botón Add. Entonces en el recuadro titulado Filesin the Project deberá aparecer el archivo seleccionado. El aspecto de su ventana será similar al de

la ventana Add_Files_Project.

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Figura Add_Files_Project.

Hacer clic en el botón Next y aparecerá la ventana Select Target Device. Aquí se debe

escoger el dispositivo que se utilizará. Seleccionar el dispositivo PALCE16V8L-25PC de Atmel

localizado en SPLD SmallPLDS de la familia c16v8, que es el que se utilizará para este tutorial. A

continuación hacer clic en el botón de Finish. Finalmente aparecerá una ventana preguntando sise desea salvar el nuevo proyecto (Do you want to save the new Project?) a lo que se responderá de

manera afirmativa haciendo clic sobre el botón Yes.

Ahora deberá aparecer la ventana de con el proyecto y el archivo de diseño. Posicionar el

apuntador del mouse sobre el archivo Full_Adder.vhd y hacer clic con el botón izquierdo sobre

dicho archivo, ver figura proyecto. Después, hacer clic con el botón izquierdo del mouse en la

Project y seleccionar la opción Set Top. Note que el icono del archivo Full_adder.vhd ahora tiene

un rectángulo rojo indicando que este archivo se convierte en el archivo principal. Dar doble clic

sobre el icono del archivo principal (Full_Adder.vhd) y en el recuadro del lado derecho aparecerá el

archivo Full_Adder.vhd editado.

Compilación

Ir al menú Compile de la barra de menús hacer clic con el botón izquierdo y seleccionar la

opción Project, haciendo clic con el botón izquierdo del mouse. Si no se tiene error alguno en la

sintaxis del archivo, se verá una ventana similar a la de la figura proyecto.

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Figura Proyecto

En caso de existir algún error o advertencia (Warning), estos serán mostrados en la parte

inferior de la ventana, en la pestaña de errores. Identificar los errores, corregirlos y compilar de

nuevo hasta no tener errores.

Simulación

Seguido de una compilación sin errores, el siguiente paso es la simulación. Para ello hay que

seleccionar, haciendo clic con el botón izquierdo en la opción Active-HDL Simule del menú

Tools en la barra de menús (parte superior). En ese momento se lanzará la aplicación Active-HDLSimule, la cual lleva a cabo la simulación de un proyecto compuesto de archivos VHDL o Verilog.

Deberá de ver una ventana similar a la de la figura Simulación .

Estando abierta dicha aplicación, hay que habilitar el menú File en la barra de herramientas

en la parte superior izquierda. Hacer clic con el botón izquierdo del mouse sobre Open VHDL y

seleccionar el archivo Full_Adder.vhd que se desea simular. Automáticamente iniciará un proceso

de enlace y compilación del mismo, generando una ventana similar a la de la figura Simulación .

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ELECTRÓNICA Dr. Oscar L Pérez Castañeda

Figura Simulación

Una vez realizado este proceso, seleccionar la opción Add Signals del menú WaveForms

de la barra de menús, y aparecerá una ventana parecida a la de la figura Add_Signals . Esta

ventana se divide en dos columnas. La columna de la derecha muestra las diferentes librerías o

bibliotecas utilizadas en el diseño y la columna de la derecha muestra las diferentes entradas y

salidas del diseño. Identificar las entradas del diseño, que en este caso son: a, b y Cin; y las salidas

son: Cout y Suma.

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Figura Add-Signals

Hacer doble clic con el botón izquierdo del mouse en cada una de las señales de entrada y

salida del diseño (a, b, Cin, Cout y Suma) y finalmente hacer clic sobre el botón Add ubicado en la

parte inferior central.

El aspecto de la ventana de Active-HDL Sim deberá ser similar a la figura

Signals_added .

Figura Signals_added

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A continuación hay que agregar los valores a cada una de las señales de entrada. Para ello,

hay que situar el cursor del mouse sobre alguna de las señales de entrada, digamos la señal de

entrada a, y presionar ahora botón derecho del mouse y aparecerá una persiana con diferentes

opciones, seleccionar con el botón izquierdo del mouse la de Stimulators. Esta acción generará laventana Stimulators. Seleccionar dentro de esta ventana la señal a, seguido de ello ir a la sección

Stimulator Type y escoger el modo formula.

Dentro del recuadro de Enter formula introducir lo siguiente: 0 0ns, 1 20ns, 0 40ns, 1

60ns. Hacer clic sobre al botón Apply y notar que la entrada a en el recuadro de la izquierda ahora

está marcada.

La sintaxis utilizada es <valor> <tiempo>, <valor> <tiempo>. Donde el parámetro valor

indica el valor deseado tenga la señal. Y el parámetro tiempo indica el intervalo de tiempo que se

desea tenga la señal. La “,” es sólo para separar diferentes valores. Así que, en este caso, los valores

dados son 0 en 0 nano segundos, 1 durante 20 nano segundos, de nuevo 0 a partir de 40 nanosegundos etc.

Para la entraba b, realizar un proceso similar al de la entrada a pero con los valores: 0 0ns, 1

20ns, 1 40ns, 1 60ns.

Para la entada Cin, en el recuadro Stimulator type, seleccionar la opción Value y en el

recuadro Force value seleccionar 0. Finalmente hacer clic sobre el botón Apply. La ventana

Stimulators deberá ser similar a la figura Stimulators. Finalmente, hacer clic con el botónizquierdo del mouse sobre el botón Close.

Figura Stimulators