SMPTE 2022-1/2 Video over IP Transmitter v2.0 …...SMPTE 2022-1/2 Video over IP Transmitter v2.0 LogiCORE IP 製品ガイド Vivado Design Suite PG180 2015 年 4 月 1 日...

SMPTE 2022-1/2 Video over IP Transmitter v2.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG180 2015 年 4 月 1 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

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SMPTE 2022-1/2 Video over IP Transmitter v2.0 japan.xilinx.com 2PG180 2015 年 4 月 1 日

目次

IP の概要

第 1 章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2 章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

第 3 章 : コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

メモリ要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

第 4 章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

第 5 章 : テストベンチ

付録 A : 検証、互換性、相互運用性

付録 B : 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

付録 C : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

IP コアのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

付録 D : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

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http://japan.xilinx.com


参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

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SMPTE 2022-1/2 Video over IP Transmitter v2.0 japan.xilinx.com 4PG180 2015 年 4 月 1 日 Production 製品仕様

はじめに

ザイリンクス LogiCORE™ IP SMPTE 2022-1/2 Video over IPTransmitter コアは、トランスポートストリームパケットと1Gbps IP ネットワークの間でブリッジ変換が必要なブロードキャストアプリケーションに使用します。このコアは、 IP パケットにトランスポートストリームパケットをマップし、系統的に生成した冗長データを追加して前方誤り訂正パケットを生成します。これにより、レシーバーはパケットエラーを一定数まで修正でき、失われたパケットの再送をトランスミッターに要求する必要がありません。このコアを使用すると、オーディオ/ビデオデータの配信および転送に必要なコストを全体的に削減する IP ベースのシステムを開発できます。

機能

• SMPTE 2022-2 に準拠した大 16 入力からの TS パケットのカプセル化

• SMPTE 2022-1 に準拠したストリーム単位の前方誤り訂正 (FEC) パケット生成

• SMPTE2022-7 に準拠したシームレスな切り換えのためのストリーム生成

• 1 つの IP パケットあたり 1 ～ 7 トランスポートストリームパケットをサポートし、トランスポートストリームパケットの長さは 188/204 バイト

• レベル A およびレベル B の FEC をサポート

• ブロックアライメント /非ブロックアライメントの FECをサポート

• AXI-Lite インターフェイス経由で FEC マトリクスの L値と D 値を動的に切り換え可能

• VLAN サポート

• AXI4-Stream データインターフェイス

• AXI4-Lite 制御インターフェイス

• AXI4-Lite インターフェイス経由でイーサネット、 IP、UDP、および RTP ヘッダーをユーザー指定可能

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1)UltraScale™ アーキテクチャ、 Zynq-7000®、

Virtex-7®、 Kintex-7®、 Artix-7®

サポートされる

ユーザーインターフェイス

AXI4-Lite、 AXI4-Stream、 AXI-4

リソース表 2-1 ～表 2-3 を参照

コアに含まれるもの

デザインファイル暗号化された HDL

サンプルデザイン XAPP1194-kc705_smpte2022_12_4ch_tx

テストベンチ Verilog

制約ファイル XDC

シミュレーションモデル

暗号化済み RTL

サポートされるソフトウェアドライバー

N/A

テスト済みデザインフロー (2)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド : リリー

スノート、インストールおよびライセンス』

を参照

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参照し

てください。

2. サポートされているツールのバージョンは、『Vivado Design Suite ユー

ザーガイド : リリースノート、インストールおよびライセンス』を

参照してください。

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.1;t=vivado+release+notes


http://japan.xilinx.com/support




http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG180&Title=SMPTE%202022-1%2F2%20Video%20over%20IP%20Transmitter%20v2.0%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=2.0&docPage=4


第 1 章

概要放送業界と通信業界の融合に伴い、放送局や通信企業はビデオストリーム伝送に IP ネットワークを使用するようになりました。ザイリンクスデバイスは、高度に統合されたリアルタイムビデオインターフェイスを提供することで、放送業界と通信業界の融合をサポートします。このインターフェイスを利用することによって、放送局はコンテンツの受信、編集、作成にかかるコストと時間を削減できます。

イーサネット経由でビデオデータを安全に配信できるようになると、放送局は現場中継をサポートする高価なモバイルインフラを使用する必要がなくなり、また既存の固定スタジオからのリモートプロダクションも可能になります。この技術で設備投資と運営費の両方が削減できます。その結果、今日ではイーサネットを使用して圧縮された複数のメディアストリームを送信することが、主なカスタマー要件となりました。イーサネット経由でビデオデータを転送する際のオープン性と相互運用性の確保、サービス品質 (QoS) の保証、パケット損失の小化のために放送業界が主に採用しているのが、一連の SMPTE 2022 規格です。

図 1-1 に示す SMPTE 2022-1/2 トランスミッターコアは、 1Gb/s イーサネットネットワークで複数のトランスポートストリームを伝送する配信ネットワークを主なターゲットとしています。このコアには、前方誤り訂正 (FEC) が含まれ、この機能によって IP ネットワーク上のトランスポートストリームが保護されます。FEC では、トランスミッター側で系統的に生成された冗長データを追加し、これを利用してレシーバーは一定数のパケットエラーを検出および修正します。

X-Ref Target - Figure 1-1

図 1-1 : SMPTE 2022-1/2 を利用した配信ネットワーク

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第 1 章 : 概要

ビデオパケット損失の原因は、熱雑音、ストレージシステムの不良、周囲環境から混入するノイズなどさまざまです。 FEC を利用すると、逆方向のチャネルを使用してデータの再送を要求することなく、受信側でこれらのエラーを修正できます。再送を行うとレイテンシが大きくなりすぎるため、リアルタイムシステムでは現実的でありません。

機能概要SMPTE 2022-1/2 Video over IP Transmitter コアは、 SMPTE2022-2 に従ってトランスポートストリームパケットをイーサネットパケットにカプセル化します。コアは、ネットワーク伝送エラーで失った IP パケットを回復するために、SMPTE2022-1 に準拠した FEC (前方誤り訂正) パケットを生成します。また、冗長化されたイーサネットストリームを生成することも可能なため、シームレスな切り替えが可能です。

コアは、ザイリンクスのツールを使用して設定およびインスタンシエートでき、 AXI4-Lite インターフェイスを介して動的にその機能を制御できます。

アプリケーションSMPTE 2022-1/2 Video over IP Transmitter コアは、圧縮された固定ビットレートのビデオストリームを IP ネットワーク上で転送するために使用します。

ライセンスおよび注文情報この Vivado® Design Suite IP モジュールは、ザイリンクスコアライセンス契約の条件に基づいて提供されます。このモジュールは Vivado Design Suite に付属します。シミュレーションおよびハードウェアでコアのすべての機能を利用するには、コアのライセンスをご購入いただく必要があります。価格および提供状況については、ザイリンクス販売代理店にお問い合わせください。

その他の詳細は、 SMPTE 2022-1/2 Video over IP コア製品のウェブページをご覧ください。

その他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

ライセンスチェッカー

IP にライセンスキーが必要な場合、そのキーの認証が必要です。 Vivado デザインツールでは、設計フローにライセンスが必要な IP の使用を確認する、ライセンスチェックポイントが複数あります。ライセンスチェックが正常に終了すると、 IP の生成が継続されます。正常に終了しなければ、 IP の生成はエラーとなり停止します。ライセンスチェックポイントが適用されるのは、次のツールです。

• Vivado デザインツール : Vivado Synthesis、 Vivado Implementation、 write_bitstream (Tcl コマンド )

重要 : チェックポイントでは、 IP のライセンスレベルは無視されます。有効なライセンスの有無のみを検証します。IP ライセンスレベルは確認しません。

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http://japan.xilinx.com/ipcenter/doc/xilinx_click_core_site_license.pdf

http://japan.xilinx.com/products/intellectual-property/ef-di-smpte2022-12.html

http://japan.xilinx.com/products/intellectual-property/index.htm

http://japan.xilinx.com/company/contact/index.htm




第 2 章

製品仕様図 2-1 に、 SMPTE 2022-1/2 Video over IP Transmitter コアアーキテクチャのフロー図を示します。

このコアの主な機能ブロックを次に示します。

• Packetizer - トランスポートストリームを smpte2022-12 に準拠したパケットに変換します。

• Channel Mux - アービトレーションを実行し、複数チャネルからインターリーブされたストリームを生成します。

• FEC Engine - FEC パケットの生成と送信を実行します。

• Header Generation - 各チャネルのユーザー設定に基づいて、 IP/UDP ヘッダーを生成し、完全なイーサネットパケットを生成します。

• Register Access - レジスタの設定およびコアのステータスの読み出しを実行します。

• Statistics カウンター

規格SMPTE 2022-1/2 Video over IP Transmitter コアは、 AXI4、 AXI4-Stream、および AXI4-Lite インターコネクト規格に準拠しています。詳細は、『Vivado AXI リファレンスガイド』 (UG1037) [参照 1] の「Video IP: AXI Feature Adoption」を参照してください。このコアの機能は、 SMPTE 2022-1/2 および SMPTE2022-7 に準拠しています。


図 2-1 : SMPTE 2022-1/2 Video over IP Transmitter のアーキテクチャ概要図

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第 2 章 : 製品仕様

性能

最大周波数

達成可能な大クロック周波数とリソース数は、ツールオプション、 FPGA デバイスの追加ロジック、ザイリンクスツールのバージョンなど、さまざまな要素によって異なります。デバイスファミリ別の情報は、表 2-1 ～表 2-3 を参照してください。

リソース使用状況このコアで必要なリソースを Zynq®-7000、 Kintex-7®、 Virtex-7®、および Artix®-7 デバイス別に概算しています。UltraScale™ については、 7 シリーズと同等の結果が予想されます。これらは、ザイリンクスの Vivado® Design Suiteを用いて得られた数値です。合成後のレポートから求めた値であるため、実際の MAP および PAR によって変更する可能性があります。

Virtex-7 FPGA表 2-1 に、 Virtex-7 FPGA で各種コアオプションを選択した場合に必要なおおよそのリソース数を示します。

表 2-1 : Virtex-7 FPGA (xcv7vx690t スピードグレード -1) のリソース使用数

CHANNEL FECINCLUDE

HITLESSINCLUDE FF LUT スライス

LUT FF ペア

36k BRAM

18k BRAM DSP48E1 Fmax

(MHz)

1 0 0 7315 3953 2440 7033 12 0 0 212

4 0 0 14411 9656 4787 14258 18 0 0 204

8 0 0 24095 15482 7451 23063 28 0 0 180

16 0 0 43619 27846 13464 42992 44 0 0 180

1 1 0 11254 6932 3959 11179 35 0 0 219

4 1 0 19549 13731 6243 19282 41 0 0 219

8 1 0 30651 20607 9255 29275 51 0 0 212

16 1 0 52845 35735 16330 52178 67 0 0 164

1 0 1 8944 4479 2688 8073 12 0 0 219

4 0 1 17637 10604 6184 16798 18 0 0 219

8 0 1 29453 16679 9174 26742 28 0 0 212

16 0 1 53181 30080 15006 48191 44 0 0 164

1 1 1 12882 7462 4434 12498 35 0 0 212

4 1 1 22776 14704 8573 22734 41 0 0 180

8 1 1 36006 21895 11462 33611 51 0 0 180

16 1 1 62472 37732 19719 58446 67 0 0 180

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Kintex-7 FPGA表 2-2 に、Kintex-7 FPGA および Kintex ベースのプログラマブルロジックを備えた Zynq-7000 デバイスで各種コアオプションを選択した場合に必要なおおよそのリソース数を示します。

表 2-2 : Kintex-7 FPGA (xc7k325t スピード -1) のリソース使用数

CHANNEL FECINCLUDE


LUT FF ペア

36k BRAM


(MHz)

1 0 0 7315 3950 2560 7131 12 0 0 219

4 0 0 14411 9658 5226 14651 18 0 0 219

8 0 0 24095 15476 8161 23835 28 0 0 196

16 0 0 43619 27854 13078 42482 44 0 0 188

1 1 0 11254 6931 3826 11105 35 0 0 212

4 1 0 19549 13730 6770 19830 41 0 0 204

8 1 0 30651 20611 10936 30934 51 0 0 196

16 1 0 52845 35738 17221 53011 67 0 0 180

1 0 1 8944 4480 2879 8268 12 0 0 212

4 0 1 17637 10592 5722 16465 18 0 0 219

8 0 1 29453 16679 9495 27029 28 0 0 212

16 0 1 53181 30083 16070 49262 44 0 0 196

1 1 1 12882 7464 4137 12106 35 0 0 212

4 1 1 22776 14709 7536 21824 41 0 0 204

8 1 1 36006 21886 12060 34192 51 0 0 196

16 1 1 62472 37730 19072 58424 67 0 0 180

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Artix-7 FPGA表 2-3 に、 Artix-7 FPGA および Artix ベースのプログラマブルロジックを備えた Zynq-7000 デバイスで各種コアオプションを選択した場合に必要なおおよそのリソース数を示します。

リソース使用状況は、sys_clk を使用して計算され、その他のクロック周波数は、 eth_clk - 125MHz、s_axi_clkが 100Mhz、s<n>_axis_clk が 150MHz で固定されています。大クロック周波数の結果は、 I/O 配置の依存関係を軽減させるためにダブルレジスタ構成の入力ポートおよび出力ポートを使用して取得しました。内部レベルのレジスタは、個別のクロック信号を使用して、入力レジスタからコアを通過して初の出力レジスタまでのパスを計測しました。これらの結果は、ツールのデフォルト設定 (ただし、エフォートレベルはデフォルトではなく High に設定) を使用してインプリメンテーション後に取得したものです。

リソース使用量の結果には、「characterization (特性評価)」レジスタが含まれず、コアで使用される真のロジックを示しています。 LUT 数には SRL16/SRL32 が含まれます。

クロック周波数は、クロックジッターが考慮されていないため、クロックソースジッターの特性に基づいて多少低く考える必要があります。達成可能な大クロック周波数とリソース数は、ツールオプション、 FPGA デバイスの追加ロジック、ザイリンクスツールのバージョンなど、さまざまな要素によって異なります。

表 2-3 : Artix-7 FPGA (xc7a200t スピード -1) のリソース使用数

CHANNEL FECINCLUDE


LUT FF ペア

36k BRAM


(MHz)

1 0 0 7315 3955 2450 7084 12 0 0 132

4 0 0 14411 9664 5286 14585 18 0 0 132

8 0 0 24095 15439 7591 23076 28 0 0 132

16 0 0 43619 27870 14843 43771 44 0 0 132

1 1 0 11254 6865 3571 10841 35 0 0 132

4 1 0 19549 13758 6959 19810 41 0 0 132

8 1 0 30651 20590 10027 30136 51 0 0 125

16 1 0 52845 35694 17294 53059 67 0 0 125

1 0 1 8944 4491 3025 8497 12 0 0 125

4 0 1 17637 10594 5646 16298 18 0 0 125

8 0 1 29453 16687 9342 26780 28 0 0 125

16 0 1 53181 30076 16749 49886 44 0 0 125

1 1 1 12882 7389 4203 12141 35 0 0 132

4 1 1 22776 14705 7874 22091 41 0 0 132

8 1 1 36006 21860 12263 34213 51 0 0 132

16 1 1 62472 37700 18360 57787 67 0 0 110

Discontinued IP





ポートの説明SMPTE 2022-1/2 Video over IP Transmitter コアは、業界標準の制御インターフェイスおよびデータインターフェイスを使用してほかのシステムコンポーネントと接続します。後続のセクションでは、このコアで利用できるさまざまなインターフェイスについて説明します。図 2-1 に、コアの I/O 図を示します。 S_AXIS トランスポートストリームインターフェイスピンは、 GUI で設定したチャネル数によって決まります。

一般的なインターフェイス信号

表 2-4 に、 AXI4-Stream、 AXI-4、または AXI4-Lite 制御インターフェイスで共有される信号、またはこれらインターフェイスに属さない信号を示します。

X-Ref Target - Figure 2-2X-Ref Target - Figure 2-3

図 2-3 : SMPTE 2022-1/2 Video over IP Transmitter コアの最上位の信号インターフェイス

表 2-4 : 一般的なインターフェイス信号

信号名方向幅説明

eth_rst 入力 1 イーサネットクロックドメインのリセット

eth_clk 入力 1 125MHz イーサネットクロック

sys_rst 入力 1 システムクロックドメインのリセット

sys_clk 入力 1 システムクロック

clk_90khz 入力 1 90KHz RTP タイムスタンプクロック

Interrupt 出力 1 将来のために予約

Soft_reset 出力 1 コアが発行するリセット信号。この信号は、コアがプロセッサから soft_reset を受信した場合にアサートされる。この信号出力は、システムレベルで必要なコンポーネントをリセットする際に使用可能。

Discontinued IP





AXI4 メモリインターフェイス

コアは、 AXI4 インターフェイスを使用して AXI4 インターコネクトと接続します。 AXI4 インターコネクトから AXIDDR コントローラーを介して外部メモリへアクセスします。詳細は、『LogiCORE IP AXI Interconnect 製品ガイド』(PG059) [参照 3] を参照してください。

表 2-5 : AXI4 メモリインターフェイス信号


m0_axi_awid 出力 1 書き込みアドレスチャネルのトランザクション ID

m0_axi_awaddr 出力 32 書き込みアドレスチャネルのアドレス

m0_axi_awlen 出力 8 書き込みアドレスチャネルのバースト長コード

m0_axi_awsize 出力 3 書き込みアドレスチャネルの転送サイズコード

m0_axi_awburst 出力 2 書き込みアドレスチャネルのバーストタイプ

m0_axi_awlock 出力 2 書き込みアドレスチャネルの不可分なアクセスタイプ

m0_axi_awcache 出力 4 書き込みアドレスチャネルキャッシュの特性

m0_axi_awport 出力 3 書き込みアドレスチャネルの保護ビット

m0_axi_awqos 出力 4 書き込みアドレスチャネルのサービス品質 (QoS)

m0_axi_awvalid 出力 1 書き込みアドレスチャネルの Valid 信号

m0_axi_awready 入力 1 書き込みアドレスチャネルの Ready 信号

m0_axi_wdata 出力 128 書き込みデータチャネルのデータ

m0_axi_wstrb 出力 16 書き込みデータチャネルのデータバイトストローブ

m0_axi_wlast 出力 1 書き込みデータチャネルの終データビート

m0_axi_wvalid 出力 1 書き込みデータチャネルの Valid 信号

m0_axi_wready 入力 1 書き込みデータチャネルの Ready 信号

m0_axi_bid 入力 1 書き込み応答チャネルのトランザクション ID

m0_axi_bresp 入力 2 書き込み応答チャネルの応答コード

m0_axi_bvalid 入力 1 書き込み応答チャネルの Valid 信号

m0_axis_bready 出力 1 書き込み応答チャネルの Ready 信号

m0_axi_arid 出力 1 読み出しアドレスチャネルのトランザクション ID

m0_axi_araddr 出力 32 読み出しアドレスチャネルのアドレス

m0_axi_arlen 出力 8 読み出しアドレスチャネルのバースト長コード

m0_axi_arsize 出力 3 読み出しアドレスチャネルの転送サイズコード

m0_axi_arburst 出力 2 読み出しアドレスチャネルのバーストタイプ

m0_axi_arlock 出力 2 読み出しアドレスチャネルの不可分なアクセスタイプ

m0_axi_arcache 出力 4 読み出しアドレスチャネルキャッシュの特性

Discontinued IP





m0_axi_arprot 出力 3 読み出しアドレスチャネルの保護ビット

m0_axi_arqos 出力 4 AXI4 読み出しアドレスチャネルのサービス品質 (QoS)

m0_axi_arvalid 出力 1 読み出しアドレスチャネルの Valid 信号

m0_axi_arready 入力 1 読み出しアドレスチャネルの Ready 信号

m0_axi_rid 入力 1 読み出しデータチャネルのトランザクション ID

m0_axi_rdata 入力 128 読み出しデータチャネルのデータ

m0_axi_rresp 入力 2 読み出しデータチャネルの応答コード

m0_axi_rlast 入力 1 読み出しデータチャネルの終データビート

m0_axi_rvalid 入力 1 読み出しデータチャネルの Valid 信号

m0_axi_rready 出力 1 読み出しデータチャネルの Ready 信号

m1_axi_awid 出力 1 書き込みアドレスチャネルのトランザクション ID

m1_axi_awaddr 出力 32 書き込みアドレスチャネルのアドレス

m1_axi_awlen 出力 8 書き込みアドレスチャネルのバースト長コード

m1_axi_awsize 出力 3 書き込みアドレスチャネルの転送サイズコード

m1_axi_awburst 出力 2 書き込みアドレスチャネルのバーストタイプ

m1_axi_awlock 出力 2 書き込みアドレスチャネルの不可分なアクセスタイプ

m1_axi_awcache 出力 4 書き込みアドレスチャネルキャッシュの特性

m1_axi_awport 出力 3 書き込みアドレスチャネルの保護ビット

m1_axi_awqos 出力 4 書き込みアドレスチャネルのサービス品質 (QoS)

m1_axi_awvalid 出力 1 書き込みアドレスチャネルの Valid 信号

m1_axi_awready 入力 1 書き込みアドレスチャネルの Ready 信号

m1_axi_wdata 出力 128 書き込みデータチャネルのデータ

m1_axi_wstrb 出力 16 書き込みデータチャネルのデータバイトストローブ

m1_axi_wlast 出力 1 書き込みデータチャネルの終データビート

m1_axi_wvalid 出力 1 書き込みデータチャネルの Valid 信号

m1_axi_wready 入力 1 書き込みデータチャネルの Ready 信号

m1_axi_bid 入力 1 書き込み応答チャネルのトランザクション ID

m1_axi_bresp 入力 2 書き込み応答チャネルの応答コード

m1_axi_bvalid 入力 1 書き込み応答チャネルの Valid 信号

m1_axis_bready 出力 1 書き込み応答チャネルの Ready 信号

表 2-5 : AXI4 メモリインターフェイス信号 (続き)


Discontinued IP













m1_axi_arqos 出力 4 AXI4 読み出しアドレスチャネルのサービス品質 (QoS)

m1_axi_arvalid 入力 1 読み出しアドレスチャネルの Valid 信号
















m2_axi_arqos 出力 4 読み出しアドレスチャネルのサービス品質 (QoS)

m2_axi_arvalid 入力 1 読み出しアドレスチャネルの Valid 信号






Discontinued IP





AXI_MM ポートの機能

AXI4 Stream マスターインターフェイス : 送信

詳細は、『LogiCORE Tri-Mode Ethernet MAC 製品ガイド』 (PG051) [参照 4] を参照してください。





表 2-6 : AXI_MM ポート

ポート説明

m0 port write Column FEC の計算および生成のための書き込み

m0 port read Column FEC の計算および生成のための読み出し

m1 port write Row FEC の計算および生成のための書き込み

m1 port read FEC パケット送信のための読み出し

m2 port read Row FEC の計算と生成のための読み出し

表 2-7 : AXI4 Stream インターフェイス信号


pri_tx_axis_aresetn 出力 1 送信パスの TEMAC 用の AXI4-Stream アクティブ Low リセット信号

pri_tx_axis_tdata[7:0] 出力 8 TEMAC への AXI4-Stream データ信号

pri_tx_axis_tvalid 出力 1 TEMAC へ入力される AXI4-Stream データ Valid 信号

pri_tx_axis_tlast 出力 1 TEMAC へ入力される AXI4-Stream 終データ信号

pri_tx_axis_tready 入力 1 データ転送の開始を示す TEMAC からの AXI4-StreamACK 信号

sec_tx_axis_aresetn 出力 1 送信パスの TEMAC 用の AXI4-Stream アクティブ Low リセット信号

sec_tx_axis_tdata[7:0] 出力 8 TEMAC への AXI4-Stream データ信号

sec_tx_axis_tvalid 出力 1 TEMAC へ入力される AXI4-Stream データ Valid 信号

sec_tx_axis_tlast 出力 1 TEMAC へ入力される AXI4-Stream 終データ信号

sec_tx_axis_tready 入力 1 データ転送の開始を示す TEMAC からの AXI4-StreamACK 信号



Discontinued IP





AXIS トランスポートストリームインターフェイス

AXI4-Lite インターフェイス

AXI4-Lite インターフェイスを使用すると、 SMPTE 2022-1/2 Video over IP Transmitter コアのパラメーターを動的に制御できます。組み込み ARM プロセッサまたは MicroBlaze などのソフトシステムプロセッサを使用してコアを構成できます。

AXI4-Lite インターフェイスを介してコアを制御するには、 SMPTE 2022-1/2 Video over IP Transmitter コアのレジスタ空間に対して読み出し /書き込みトランザクションを実行します。

AXI4-Lite スレーブインターフェイスを使用することで、このコアをプロセッサシステムへ簡単に統合できるようになります。または、 AXI4-Lite インターフェイスを介して AXI4-Lite マスターへ接続して、その他のビデオ/AXI4-Lite準拠の IP と共に統合することもできます。

表 2-8 : AXIS トランスポートストリームインターフェイス信号


s<n>_axis_aresetn 入力 1 コアへ入力される AXI-4 Stream リセット信号

s<n>_axis_clk 入力 1 コアへ入力される AXI-4 Stream クロック信号

s<n>_axis_data 入力 8 コアへ入力される AXI-4 Stream データ信号

s<n>_axis_tvalid 入力 1 コアへ入力される AXI4-Stream データ Valid 信号

s<n>_axis_tuser 入力 1 Hex 47 の同期バイトを示す、コアに入力されるAXI4-Stream tuser 信号

s<n>_axis_tlast 入力 1 コアへ入力される AXI4-Stream 終データ信号。0 に設定。

s<n>_axis_tready 出力 1 コアからの AXI4-Stream ACK 信号。常に 1。


図 2-4 : SMPTE 2022-1/2 Video over IP Transmitter コアのトランスポートストリーム AXIS インターフェイス

表 2-9 : AXI4-Lite インターフェイス信号


s_axi_clk 入力 1 AXI4-Lite のクロック信号

s_axi_aresetn 入力 1 AXI4-Lite のアクティブ Low リセット信号

s_axi_awaddr 入力 9 AXI4-Lite 書き込みアドレスバス

s_axi_awvalid 入力 1 AXI4-Lite 書き込みアドレスチャネルの書き込みアドレス Valid 信号

s_axi_wdata 入力 32 AXI4-Lite 書き込みデータバス

s_axi_wstrb 入力 4 AXI4-Lite 書き込みデータチャネルのデータバイトストローブ

Discontinued IP





レジスタ空間SMPTE 2022-1/2 Video over IP Transmitter コアのレジスタ空間は、一般レジスタとチャネル固有レジスタで構成されます。

s_axi_wvalid 入力 1 AXI4-Lite 書き込みデータチャネルの書き込みデータ Valid 信号

s_axi_awready 出力 1 AXI4-Lite 書き込みアドレスチャネルの書き込みアドレス Ready 信号。DMA が書き込みアドレスを受け入れる準備が整ったことを示す。

s_axi_wready 出力 1 AXI4-Lite 書き込みデータチャネルの書き込みデータ Ready 信号。

DMA が書き込みデータを受け入れる準備が整ったことを示す。

s_axi_bresp 出力 2 AXI4-Lite 書き込み応答チャネル。書き込み転送の結果を示す。

s_axi_bvalid 出力 1 AXI4-Lite 書き込み応答チャネルの応答 Valid 信号。応答が有効であることを示す。

s_axi_bready 入力 1 AXI4-Lite 書き込み応答チャネル Ready 信号。ターゲットが応答を受け入れる準備が整っていることを示す。

s_axi_arvalid 入力 1 AXI4-Lite 読み出しアドレスチャネルの読み出しアドレス Valid 信号

s_axi_arready 出力 1 Ready 信号。 DMA が読み出しアドレスを受け入れる準備が整ったことを示す。

s_axi_araddr 入力 9 AXI4-Lite 読み出しアドレスバス

s_axi_rready 入力 1 AXI4-Lite 読み出しデータチャネルの読み出しデータ Ready 信号。ターゲットが読み出しアドレスを受け入れる準備が整ったことを示す。

s_axi_rdata 出力 32 AXI4-Lite 読み出しデータバス

s_axi_rresp 出力 2 AXI4-Lite 読み出し応答チャネルの応答信号。読み出し転送の結果を示す。

s_axi_rvalid 出力 1 AXI4-Lite 読み出しデータチャネルの読み出しデータ Valid 信号

表 2-10 : AXI4-Lite レジスタマップ

アドレス (16 進数)

BASEADDR +レジスタ名

アクセスタイプ

デフォルト値レジスタの説明

一般レジスタ

0x0000 CONTROL R/W 0x00000000 ホストプロセッサの書き込み完了セマフォビット 0 : ホストプロセッサがレジスタを更新中ビット 1 : ホストプロセッサによるレジスタ更新が完了

0x0004 RESET R/W 0x00000000 ビット 0 : リセット

31-1 : 予約

表 2-9 : AXI4-Lite インターフェイス信号 (続き)


Discontinued IP





0x000C CHANNEL_ACCESS R/W 0x00000000 ビット 31 : 0 - プライマリ、 1 - セカンダリ

30-8 : 予約

7-0 : レジスタへアクセスするためのチャネル番号

0x0010 PRI_MAC_ADDR_LOW R/W 0x00000000 31-0 : プライマリリンクのソース MAC アドレス[31:0]

0x0014 PRI_MAC_ADDR_HIGH R/W 0x00000000 15-0 : プライマリリンクのソース MAC アドレス[47:32]

31-16 : 予約

0x0018 SEC_MAC_ADDR_LOW R/W 0x00000000 31-0 : セカンダリリンクのソース MAC アドレス[31:0]

0x001C SEC_MAC_ADDR_HIGH R/W 0x00000000 15-0 : セカンダリリンクのソース MAC アドレス[47:32]

31-16 : 予約

0x0020 SYS_CONF R ビット 31 : シームレスサポート

ビット 30 : FEC サポート

29-8 : 予約

7-0 : サポートされるチャネル数

0x0024 VERSION R 0x01000000 31-24 : メジャーバージョン

23-16 : マイナーバージョン

15-12 : バージョンリビジョン

11-8 : パッチ ID7-0 : リビジョン番号

0x0030 HITLESS_CONFIG R/W 0x00000000 31-1 : 予約

ビット 0 : 0 = イネーブル、 1 = ディスエーブル

チャネルレジスタ

0x0080 IP_HEADER R/W 0x00000000 7-0 : TTL (Time To Live)15-8 : TOS (Type of Service)

31-16 : 予約

0x0084 VLAN_TAG_INFO R/W 0x00000000 15-0 : VLAN タグ情報

30-16 : 予約

ビット 31 : 0 = VLAN なし、 1 = VLAN あり

0x0088 DST_MAC_LOW_ADDR R/W 0x00000000 31-0 : デスティネーション MAC アドレス [31:0]

0x008C DST_MAC_HIGH_ADDR R/W 0x00000000 15-0 : デスティネーション MAC アドレス [47:32]31-16 : 予約

0x0090 DST_IP_ADDR R/W 0x00000000 31-0 : デスティネーション IP アドレス

0x00A0 SRC_IP_ADDR R/W 0x00000000 31-0 : ソース IP アドレス

0x00B0 SRC_UDP_PORT R/W 0x00000000 15-0 : ソース UDP ポート

31-16 : 予約

0x00B4 DST_UDP_PORT R/W 0x00000000 15-0 : デスティネーション UDP ポート

31-16 : 予約

表 2-10 : AXI4-Lite レジスタマップ (続き)





Discontinued IP





0x00C0 transmit_pkt_cnt R 0x00000000 31:0 送信されるパケット数

0x00CC channel_stat_reset R/W 0x00000000 31-1 : 予約 0 : 送信されるパケット数をリセット

0x00D0 transmit_en R/W 0x00000001 31-1 : 予約 0 : 1 = 送信イネーブル、 0 = ディスエーブル

0x00D4 TRANSPORT_MAX_GAP R/W 31-0 : s_axis_clk クロック動作に基づく、入力ストリームのウォッチドッグタイムアウト

0x00D8 ip_header_fec R/W 0x00000000 31-16 : 予約 15-8 : TOS (Type of Service) 7-0 : TTL (Time to Live)

0x0100 CHANNEL_ENABLE R/W 0x00000000 ビット 0 : 1 = イネーブル、 0 = ディスエーブル

31-1 : 予約

0x0110 TS_CONFIG R/W 0x00000000 ビット 0 : 予約

3-1 : IP あたりのトランスポートストリームパケット [1-7]31-4 : 予約

0x0114 TS_STATUS R ビット 0 : 同期バイトロック

ビット 1 : トランスポートストリームパケットのサイズ (0–188、 1–204)31-2 : 予約

0x0118 SSRC R/W 0x00000000 31-0 : 同期ソース

0x011C FEC_CONFIG R/W 0x00000000 ビット 0 : 0 - ブロックアライメント、1 - 非ブロックアライメント

ビット 1 : 1 - Row FEC はイネーブル

ビット 2 : 1 - Column FEC はイネーブル

31-3 : 予約

0x0124 FEC_L R/W 0x00000000 4-0 : FEC の L 値31-5 : 予約

0x0128 FEC_D R/W 0x00000000 4-0 : FEC の D 値31-5 : 予約

0x012C FEC_BASE_ADDR R/W 0x00000000 31-0 : FEC 生成のためにコアで使用される DDRの開始アドレス

表 2-10 : AXI4-Lite レジスタマップ (続き)





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CONTROL (0x0000) レジスタ

CONTROL レジスタのビット 1 は、チャネル空間内のすべてのユーザーレジスタを同時に更新するために使用するホストプロセッサ用の書き込み完了セマフォです。レジスタは同じものが 2 つあり、そのうち 1 つ (プロセッサレジスタ ) にはプロセッサインターフェイスから直接アクセスできます。もう 1 つ (アクティブセット ) はコアが使用します。プロセッサレジスタへ書き込んだ値は、レジスタ更新ビットがセットされている場合のみアクティブセットへコピーされます。レジスタ更新ビットを 0 にしてから複数のレジスタに書き込みを実行し、その後でレジスタ更新ビットを 1 にするとすべてのチャネル空間レジスタが同時に更新されます。

RESET (0x0004) レジスタ

ビット 0 はソフトウェアリセットです。アサートされると、コンフィギュレーションレジスタはリセット状態に維持されます。同時に、コアインターフェイスでは soft_reset 信号が High に保持されます。レジスタ値はすべてデフォルト値にリセットされます。ただし、コアをリセットする際は外部ロジックを使用して上位ポートを介して対応するすべてのリセット信号を駆動する必要があります。これによって、複数のサブシステムやトランシーバーに対して適切なリセットシーケンスを構成できるようになります。

CHANNEL_ACCESS (0x000C) レジスタ

ビット 31 では、プライマリリンクまたはセカンダリリンクのいずれかを選択し、ビット 7-0 では、チャネル空間のレジスタに対して読み出し /書き込みを実行するチャネル番号を設定します。すべてのチャネルは、チャネル空間で同じレジスタアドレスを共有します。

PRI_MAC_ADDR_LOW (0x0010) レジスタ

このレジスタは、パケットのプライマリリンクイーサネットヘッダーに挿入される、ソースのイーサネット MACアドレスの 3 番目、 4 番目、 5 番目、および 6 番目のバイトを設定します。

PRI_MAC_ADDR_HIGH (0x0014) レジスタ

このレジスタは、パケットのプライマリリンクイーサネットヘッダーに挿入される、ソースのイーサネット MACアドレスの 1 番目および 2 番目のバイトを設定します。

SEC_MAC_ADDR_LOW (0x0018) レジスタ

このレジスタは、パケットのセカンダリリンクイーサネットヘッダーに挿入される、ソースのイーサネット MACアドレスの 3 番目、 4 番目、 5 番目、および 6 番目を設定します。

SEC_MAC_ADDR_HIGH (0x001C) レジスタ

このレジスタは、パケットのセカンダリリンクイーサネットヘッダーへ挿入される、ソースのイーサネット MACアドレスの 1 番目および 2 番目のバイトを設定します。

SYS_CONF (0x0020) レジスタ

このレジスタはコアのステータスを示します。

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VERSION (0x0024) レジスタ

このレジスタのビットフィールドを使用して、ソフトウェアはシステムに統合されたハードウェアペリフェラルの正確なバージョンを特定します。コアドライバーはこの読み出し専用の値を利用して、ソフトウェアが正しいバージョンのハードウェアに適合しているかを確認できます。

HITLESS_CONFIG (0x0020) レジスタ

ビット 0 を設定して、セカンダリリンクを有効化/無効化します。

IP_HEADER (0x0080) レジスタ

このレジスタは、パケットの TTL (Time to Live) および TOS (Type of Service) を設定します。

VLAN_TAG_INFO (0x0084) レジスタ

VLAN_TAG_INFO レジスタは、イーサネットパケットに VLAN を含めるかどうか、そして各パケットに挿入するタグ制御情報を設定します。 (タグプロトコル識別子＝ 0x8100)

DST_MAC_ADDR_LOW (0x0088) レジスタ

このレジスタは、パケットのイーサネットヘッダーに挿入される、デスティネーションのイーサネット MAC アドレスの 3 番目、 4 番目、 5 番目、および 6 番目のバイトを設定します。

DST_MAC_ADDR_HIGH (0x008C) レジスタ

このレジスタは、パケットのイーサネットヘッダーに挿入される、デスティネーションのイーサネット MAC アドレスの 1 番目および 2 番目のバイトを設定します。

DST_IP_ADDR (0x0090) レジスタ

このレジスタは、パケットの IP ヘッダーへ挿入されるデスティネーションの IP アドレスを設定します。

SRC_IP_ADDR (0x00A0) レジスタ

このレジスタは、パケットの IP ヘッダーへ挿入されるソースの IP アドレスを設定します。

SRC_UDP_PORT (0x00B0) レジスタ

このレジスタは、パケットの IP ヘッダーへ挿入されるソースの UDP ポートを設定します。

DST_UDP_PORT (0x00B0) レジスタ

このレジスタは、パケットの IP ヘッダーへ挿入されるデスティネーションの UDP ポートを設定します。

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TRANSPORT_STREAM_MAX_GAP (0X00D4) レジスタ

s_axis_clk クロック動作に基づく、入力ストリームのウォッチドッグタイムアウトです。タイムアウト時にチャネルはリセットされます。

CHAN_EN (0x100) レジスタ

1 にセットされると、チャネルが有効になります。

TS_CONFIG (0x0110) レジスタ

このレジスタは、 IP パケットごとにトランスポートストリームパケットを設定します。各 IP パケットのトランスポートストリームパケットの範囲は 1 ～ 7 です。

TS_STATUS (0x0114) レジスタ

ビット 0 は同期バイトロックを示し、ビット 1 はトランスポートストリームパケットのサイズを示します。

SSRC (0x0118) レジスタ

このレジスタは、パケットの RTP ヘッダーに挿入される SSRC 値を設定します。

FEC_CONFIG (0x011C) レジスタ

このレジスタは FEC レベルを設定します。レベル B の場合は、ビット 1 とビット 2 の両方をセットします。レベルA の場合は、ビット 2 をセットします。

FEC_L (0x0124) レジスタ

FEC_L レジスタは、 FEC マトリクスの L 値を設定します。

レベル A FEC の場合は、 1≤ L ≤ 20

レベル B FEC の場合は、 4 ≤ L ≤ 20

FEC_D (0x0128) レジスタ

FEC_D レジスタは、 FEC マトリクスの D 値を設定します。

レベル A FEC とレベル B FEC は両方とも、 4 ≤D ≤ 20

L x D は 100 以下

FEC_BASE_ADDRESS (0x0128) レジスタ

このレジスタでは、特定チャネルの FEC 生成に使用される DDR の開始アドレスを設定します。

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第 3 章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドラインSMPTE 2022-1/2 Video over IP Transmitter コアは、トランスポートストリームと 1Gbps イーサネットの間でブリッジ変換を必要とするブロードキャストアプリケーション向けに設計されています。このコアは、 AXIS インターフェイスからトランスポートストリームパケットを受け取り、IP パケットに UDP ヘッダーと RTP ヘッダーを追加してデータをカプセル化し、 FEC (前方誤り訂正) パケットを生成した後それらを AXI4-Stream インターフェイスを介してイーサネット MAC へ送信します。コアは、 AXI4 インターフェイスを使用してコアと外部 DDR メモリのバッファーとの間でデータを転送します。レジスタインターフェイスは AXI4-Lite インターフェイスに準拠しています。

注記 : SMPTE 2022-1/2 Video over IP Transmitter コアには、 FEC エンジンを含むオプションと、シームレススイッチングを有効にするオプションがあります。 FEC エンジンを有効にした場合、トランスミッター側で系統的に生成された冗長データを追加できるようになるため、レシーバー側で一定数のパケットエラーを検出および修正して、圧縮されたビデオの品質を保証することができます。ただし、この方法では FPGA リソースと外部メモリの使用量が増加します。シームレススイッチングは冗長保護リンクを追加してネットワーク伝送エラーによるパケット損失を防ぐものです。このオプションを有効にした場合も FPGA リソース使用量が増加します。


図 3-1 : ほかのザイリンクス IP と組み合わせて構築した SMPTE 2022-1/2 Video over IP Transmitter システム

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第 3 章 : コアを使用するデザイン

クロッキングこのコアには 4 つのクロックドメインがあります。

• チャネルごとのクロックドメイン : s<n>_axis_clk (148.5MHz を推奨)

• システムクロックドメイン : sys_clk (Fmax のデータを参照)

• イーサネットクロックドメイン : eth_clk (125MHz)

• AXI4-Lite クロックドメイン : s_axi_aclk (通常は 100MHz)

リセットコアには、主に 3 つのリセットがあります。

• イーサネットリセット : eth_rst

• システムドメインリセット : sys_rst

• AXI4-Lite ドメインリセット : s_axi_arestn

リセットは各クロックドメインに同期する必要があります。リセット信号のアサートには、 16 クロックサイクル以上が推奨されます。 eth_rst リセットは後にディアサートする必要があります。

メモリ要件SMPTE 2022-1/2 Video over IP Transmitter コアで必要となる DDR メモリ量は、各チャネルの IP パケットに含まれるトランスポートストリームパケットの数とサイズによって決まります。表 3-1 および表 3-2 に、 4 つのチャネルを使用し、 FEC エンジンを含むコアで必要な DDR メモリ量の計算方法を示します。

トランスミッターコアは、プッシュバック機能をインプリメントします。メモリサブシステムからのレイテンシが極端に大きい場合や帯域幅が十分でない場合に、このコアは TS インターフェイスで tready 信号をディアサートして、入力されるデータストリームをプッシュバックします。これは、システム診断の実行指示として考えることができます。

1 つのトランスポートストリームパケットのサイズが 188バイトで、7 つのトランスポートストリームパケットを含む SMPTE 2022-2 パケットの場合、 1 つの FEC パケットを格納するのに必要なメモリは 1408 バイトとなります。各チャネルでバッファリングされる FEC パケットの数は [{FEC_L x 2} + 2] です。したがって、各チャネルのメモリ使用量は 59136 バイトです。

表 3-1 : TS パケットサイズが 188 バイトの場合の SMPTE 2022-1/2 Video over IP FEC パケットのメモリ要件

チャネル TS/IP TS パケットサイズ (バイト )

最大 TS パケットサイズ (バイト ) 最大 FEC L メモリ使用量

(バイト )ベースアドレス

(16 進数)

0 7 188 1408 20 59136 0x00000000

1 7 188 1408 20 59136 0x0000E700

2 7 188 1408 20 59136 0x0001CE00

3 7 188 1408 20 59136 0x0002B500

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第 3 章 : コアを使用するデザイン

1 つのトランスポートストリームパケットのサイズが 204 バイトで、 7 つのトランスポートストリームパケットを含む SMPTE 2022-2 パケットの場合、1 つの FEC パケットを格納するのに必要なメモリは 1536 バイトとなります。各チャネルでバッファリングされる FEC パケットの数は [{FEC_L x 2} + 2] です。したがって、各チャネルのメモリ使用量は 64512 バイトです。

帯域幅

メモリ帯域幅は、チャネル数、 TS レート、 TS サイズ、および IP あたりの TS 数とは関係なく、 RTP および FEC パケットを含む SMPTE 2022-1/2 TX へのリンクあたり 1Gbps の大入力に基づいて計算します。

表 3-3 の値は、各ポートのワーストケースでのものです。FEC 機能には、AXI-4 メモリインターフェイスのポートが使用されます。

表 3-2 : TS パケットサイズが 204 バイトの場合の SMPTE 2022-1/2 Video over IP FEC パケットのメモリ要件

チャネル TS/IP TS パケットサイズ (バイト )

最大 TS パケットサイズ (バイト ) 最大 FEC L メモリ使用量

(バイト )ベースアドレス

(16 進数)

0 7 204 1536 20 64512 0x00000000

1 7 204 1536 20 64512 0x0000FC00

2 7 204 1536 20 64512 0x0001F800

3 7 204 1536 20 64512 0x0002F400

表 3-3 : トランスミッター AXI-MM ポートで必要な帯域幅

ポート帯域幅 (Gbps)

M0_AXIMM WR 1

M0_AXIMM RD 1

M1_AXIMM WR 1

M1_AXIMM RD 1

M2_AXIMM RD 0.25

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第 4 章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な IP インテグレーターの Vivado® デザインフローについては、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : P インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 10]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 7]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 5]

コアのカスタマイズおよび生成ここでは、ザイリンクスツールを使用し、 Vivado® Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 10] を参照してください。デザインの検証または生成時に一部の設定値が IP インテグレーターによって自動的に計算される場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、 Tcl コンソールから validate_bd_design コマンドを実行してください。

Vivado 統合設計環境 (IDE)IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] をクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8] の IP の基礎および IP のカスタマイズに関するセクションおよび『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 7] の「Vivado IDE の起動」を参照してください。

注記 : この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

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第 4 章 : デザインフローの手順

Vivado IDE では左側に IP シンボルが表示され、右側でパラメーターを指定します。詳細は次のとおりです。

• [Component Name] : このコアに対して生成される出力ファイルのベース名です。初の 1 文字は必ず小文字アルファベットとし、 2 文字目以降は a ～ z、 0 ～ 9、アンダースコア (_) を自由に組み合わせることができます。v_smpte2022_12_tx_v1_0 は、コンポーネント名として使用できません。

• [Number of Channels] : チャネルの数を選択します。

• [Include Forward Error Correction Engine] : オンにすると、 FEC を含むコアが生成されます。

• [Enable Seamless Switching] : オンにすると、シームレス動作をサポートするためにセカンダリ AXIS イーサネットリンクを備えたコアが生成されます。


図 4-1 : SMPTE 2022-1/2 Video over IP Transmitter の Vivado グラフィカルユーザーインターフェイス

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ユーザーパラメーター

表 4-1 に、 Vivado IDE の GUI フィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターはTcl コンソールで表示できます。

出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8] を参照してください。 Vivado 設計ツールは、コアの構築に必要なファイルを生成し、それらを <project>/<project>.srcs/sources_1/ip/<core> ディレクトリに配置します。

コアへの制約ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

このコアに必須の制約は、第 3 章の「クロッキング」で説明したクロック周波数の制約です。 2 つのクロックドメイン間のパスには max_delay 制約を適用します。また DATAPATHONLY フラグを使用してクロックドメインを交差する (クロック乗せ換え) 信号に対するセットアップチェックおよびホールドチェックを無効にする必要があります。これらの制約は、コアに含まれる XDC 制約ファイルで提供されています。

デバイス、パッケージ、スピードグレードの選択

このコアには、デバイス、パッケージ、またはスピードグレードの要件はありません。低電力デバイスで使用するための特性評価は行われていません。

クロック周波数

第 2 章の「大周波数」を参照してください。

クロック配置

このコアには、特定のクロック配置要件はありません。

バンク設定

このコアには、特定のバンク設定規則はありません。

表 4-1 : GUI パラメーターとユーザーパラメーターの対応

GUI パラメーター /値(1) ユーザーパラメーター /値(1) デフォルト値

[Number of Channels] C_CHANNELS 1

[Include Forward Error Correction Engine] C_INCLUDE_FEC 1

[Enable Seamless Switching] C_INCLUDE_HITLESS 1

1. パラメーター値については、 GUI パラメーター値とユーザーパラメーター値の異なるものを示しています。これらの値は、パ

ラメーター名の下に字下げして表記しています。Discontinued IP





I/O 規格と配置

このコアには、特定の I/O 規格と配置規則はありません。

シミュレーションVivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 5] を参照してください。

合成およびインプリメンテーション合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8] を参照してください。

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第 5 章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

図 5-1 に示すデモンストレーションテストベンチは、SMPTE 2022-12 VoIP Receiver コアを設定およびテストするシンプルな Verilog モジュールです。このテストベンチは複数のモジュールで構成されており、トランスポートストリームおよび IP パケットを生成し、それらをコアへ送信します。また、コアを設定したり、コアから送信されるトランスポートストリームパケットのデータサニティチェックも行います。コアへ送信されるトランスポートストリームは、すべてのチャネルでサイズ、長さ、レート、マトリクスサイズが異なります。このテストベンチは、サンプルシミュレーションの出力プロダクトグループの一部として提供されます。

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第 5 章 : テストベンチ

デモンストレーションテストベンチの主なコンポーネントを次に示します。

• TS Generator : トランスポートストリームパケットを生成し、すべての有効チャネルを経由して SMPTE 12 TxModel にそれらを送信します。

• SMPTE 12 Rx Model および Data Checker : SMPTE 2022-12 VoIP レシーバーモデルです。このモデルは、 IP パケットを受信し、それらを Data Checker へ送信してサニティチェックを行います。

• HAL : ハードウェアアクセスレイヤー (Hardware Access Layer) は、レジスタコンフィギュレーションレイヤーです。このレイヤーには、レジスタ読み出しプロセスとレジスタ書き込みプロセスがあります。

• VSW : 仮想ソフトウェアレイヤー (Virtual Software layer) です。このレイヤーには、ドライバーと API が含まれます。コアのコンフィギュレーションを制御し、 HAL によってコアへ駆動されます。このレイヤーは、テストケースを使用して制御されます。

• DDR Model : コアからの IP および FEC パケットを格納するためのダミー DDR モデルです。


図 5-1 : SMPTE 2022-1/2 Video over IP Receiver テストベンチ

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付録 A

検証、互換性、相互運用性SMPTE 2022-1/2 Video over IP Transmitter コアのバリデーションには、ザイリンクスの Kintex®-7 FPGA ブロードキャストコネクティビティキットを使用しています。また、このコアは Video Services Forum 社 (www.videoservicesforum.org)が主催する業界で著名なさまざまな独立系相互運用性テストに採用されています。

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http://www.videoservicesforum.org

http://www.videoservicesforum.org



付録 B

移行およびアップグレードこの付録には、 ISE® Design Suite から Vivado® Design Suite へデザインを移行する際の情報、および新版 IP コアへのアップグレードに関する情報が記載されています。 Vivado Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado Design Suite への移行Vivado Design Suite への移行方法については、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 9] を参照してください。

Vivado Design Suite でのアップグレードこのセクションでは、Vivado Design Suite でこの IP コアの新版にアップグレードする際の、ユーザーロジックおよびポートの変更について説明します。

パラメーターの変更点パラメーターの変更はありません。

ポートの変更点

ポートの変更はありません。

その他の変更点

• 統計レジスタを追加

• 送信イネーブル/ディスエーブルレジスタを追加

• プライマリおよびセカンダリ vlan の個別設定サポートを追加

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付録 C

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ヒント : IP の生成にエラーが発生し停止した場合、ライセンスに問題がある可能性があります。詳細は、第 1 章の「ライセンスチェッカー」を参照してください。

ザイリンクスウェブサイトSMPTE 2022-1/2 Video over IP Transmitter を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは SMPTE 2022-1/2 Video over IP Transmitter に関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) またはザイリンクスの Documentation Navigator から入手できます。

Documentation Navigator は、ダウンロードページ (http://japan.xilinx.com/download) の [デザインツール] タブからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

マスターアンサーレコード

AR : 54533

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japan.xilinx.com/support



japan.xilinx.com/download


http://japan.xilinx.com/support/answers/54533.htm



付録 C : デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをjapan.xilinx.com/support で提供しています。資料で定義されていないデバイスにインプリメントしたり、許容されている範囲を超えてカスタマイズしたり、あるいは「DO NOT MODIFY」とされているデザインセクションに変更を加えたりした場合、タイミング、機能、製品サポートは保証されません。

テクニカルサポートへのお問い合わせ方法は、次のとおりです。

1. http://japan.xilinx.com/support にアクセスします。

2. 「その他のリソース」の下の [ウェブケースを作成] リンクをクリックし、ウェブケースを開きます。

ウェブケースを作成する際は、次の情報を含めてください。

• パッケージおよびデバイススピードグレードを含むターゲット FPGA の情報

• 該当するすべてのザイリンクスデザインツールとシミュレータのソフトウェアバージョン

• 問題によっては、ファイルの追加を求められる場合があります。ウェブケースに含める特定ファイルについては、この資料の関連セクションを参照してください。

注記 : すべての問題がウェブケースの利用対象になるわけではありません。ウェブケースツールにログインしてサポートオプションを確認してください。

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http://japan.origin.xilinx.com/support/clearexpress/websupport.htm





デバッグツールSMPTE 2022-1/2 Video over IP Transmitter デザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado Lab EditionVivado® Lab Edition は、 Logic Analyzer (ILA) および Virtual I/O (VIO) コアをユーザーのデザインに直接挿入します。Vivado Lab Edition を使用すると、トリガー条件を設定して、ハードウェアでアプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよびバリデーションに使用されます。

Vivado ラボツールのロジック解析は次の LogiCORE IP ロジックデバッグコアに使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照してください。

インターフェイスのデバッグ

AXI4-Lite インターフェイス

デフォルトがすべて 0 でないレジスタから読み出して、インターフェイスが機能していることを確認します。読み出しアドレスが有効になると出力 s_axi_arready がアサートされ、読み出しデータ /応答が有効になると s_axi_rvalid がアサートされます。インターフェイスが応答しない場合は、次を確認します。

• s_axi_aclk および aclk 入力が接続されており、トグルしていることを確認します。

• インターフェイスがリセット状態に保持されておらず、 s_axi_areset がアクティブ Low のリセットであることを確認します。

• インターフェイスが有効になっており、 s_axi_aclken がアクティブ High であることを確認します (使用されている場合)。

• メインのコアクロックがトグルしており、イネーブル信号がアサートされていることを確認します。

• シミュレーションが実行されている場合はシミュレーション、または Vivado ラボツールのキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適していることを確認します。

AXI4-Stream インターフェイス

データが送信または受信されていない場合は、次を確認します。

• <interface_name>_tvalid 入力がアサートされた後、送信の <interface_name>_tready が Low のままになる場合、コアはデータを送信できません。

• 受信の <interface_name>_tvalid が Low のままになる場合、コアはデータを受信しません。

• ACLK 入力が接続されており、トグルしていることを確認します。

• AXI4-Stream の波形に従っていることを確認します。

• コアの設定を確認します。

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http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2012_3/ug908-vivado-programming-debugging.pdf





• コア固有の適切な確認を行います。

IP コアのデバッグコアをデバッグする場合、次の手順に従います。

1. SMPTE 2022-1/2 TX のトランスポートストリームインターフェイスがビデオソースに接続されていることを次の手順で確認します。

a. ts_status (0x114) レジスタを読み出します。Sync Byte Lock Indicator (ビット 0) が Higth の場合、正しい TSビデオソースが接続されていることを示します。

b. ts_status (0x114) レジスタの TS Packet Size (ビット 1) が、 TS ビデオソースからの TS パケットサイズと同じ値であることを確認します。 (0-188 バイト、 1-204 バイト )

2. chan_en (0x100) レジスタのビット 0 を読み出し、チャネルが有効であることを確認します。High の場合は、チャネルが有効であることを意味します。

3. 送信がイネーブルであることを示す transmit_en (0x0D0) レジスタのビット 0 が High であることを確認します。 transmit_en (0x0D0) レジスタのビット 0 に「1」を書き込むと、送信を有効にできます。

transmit_pkt_cnt (0x0C0) レジスタがインクリメントしていれば、コアがパケットを送信していることを示します。

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付録 D

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料次の資料は、この製品ガイドの補足資料として役立ちます。

注記 : 日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado AXI リファレンスガイド』 (UG1037)

2. 『フォワード訂正機能を備えた SMPTE 2022-1/2 CBR MPEG2 over IP』 (XAPP1194 : 英語版、日本語版)

3. 『LogiCORE IP AXI Interconnect 製品ガイド』 (PG059)

4. 『LogiCORE Tri-Mode Ethernet MAC 製品ガイド』 (PG051)

5. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900 : 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904 : 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910 : 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896 : 英語版、日本語版)

9. 『ISE から Vivado Design Suite への移行ガイド』 (UG911 : 英語版、日本語版)

10. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994 : 英語版、日本語版)

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http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1194-smpte2022-1-2-over-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1194-smpte2022-1-2-over-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg059-axi-interconnect.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=tri_mode_ethernet_mac;v=latest;d=pg051-tri-mode-eth-mac.pdf


http://japan.xilinx.com/support/documentation/ip_documentation/axi_ref_guide/latest/ug1037-vivado-axi-reference-guide.pdf



http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf



付録 D : その他のリソースおよび法的通知

改訂履歴次の表に、この文書の改訂履歴を示します。

法的通知The information disclosed to you hereunder (the "Materials") is provided solely for the selection and use of Xilinx products.To the maximum extentpermitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES ANDCONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY,NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort,including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connectionwith, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage(including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if suchdamage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct anyerrors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute,or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of Xilinx's limited warranty,please refer to Xilinx's Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and supportterms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any applicationrequiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx'sTerms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos.

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日付バージョン内容

2015 年 4 月 1 日 2.0 ポートの説明セクションを更新。

2014 年 10 月 1 日 2.0 AXI4-Lite レジスタのマップと説明を更新。

2013 年 10 月 2 日 1.0 初版Discontinued IP

mailto:[email protected]

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

http://www.xilinx.com/legal.htm#tos

http://www.xilinx.com/legal.htm#tos



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