Capitulo 6 - Morris Mano

7/30/2019 Capitulo 6 - Morris Mano

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Los circuitos digitales que hasta ahora se han considerado han sido combinacionales,esto es, las salidas en cualquier momento dependen por completo de las entradaspresentes en ese tiempo. Aunque cualquier sistema digital es susceptible de tenercircuitos combinacionales, la mayora de los sistemas que se encuentran en la prcticatambin incluyen elementos de memoria, los cuales requieren que el sistema sedescriba en trminos de lgica secuencial.Un diagrama de bloques de un circuito secuencial se muestra en la Fig. 6-1.Consta de un circuito combinacional al que se conectan elementos de memoria paraformar una trayectoria de retroalimentacin. Los elementos de memoria son dispositivos capaces de almacenar dentro de ellos informacin binaria. La informacin binariaalmacenada en los elementos de memoria en cualquier momento dado define el estadodel circuito secuencial. El circuito secuencial recibe informacin binaria de entradasexternas. Estas entradas, junto con el estado presente de los elementos de memoria,determinan el valor binario en las terminales de salida. Tambin determinan lascondiciones para cambiar el estado en los elementos de memoria. El diagrama debloque demuestra que las salidas externas en un circuito secuencial son funciones noslo de las entradas externas sino tambin del estado presente de los elementos dememoria. El siguiente estado de los elementos de memoria tambin es una funcinde las entradas externas y del estado presente. Por tanto, un circuito secuencial estespecificado por una secuencia de tiempo de entradas, salidas y estados internos.Hay dos tipos principales de circuitos secuenciales. Su clasificacin depende deltemporizado de sus seales. Un circuito secuencial sncrono es un sistema cuyocomportamiento puede definirse por el conocimiento de sus seales en instantesdiscretos de tiempo. El comportamiento de un circuito secuencial asncrono dependedel orden en el cual cambian sus seales de entrada y puede afectarse en cualquierinstante de tiempo. Los elementos de memoria que por lo comn se utilizan en loscircuitos secuenciales asncronos son dispositivos de retardo de tiempo. La capacidadde memoria de un dispositivo de retardo de tiempo se debe al hecho de que toma untiempo finito para que la seal se propague a travs del dispositivo. En la prctica, el

6-1 INTRODUCCION

Lgicasecuencialsncrona


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Figura 1-1 Diagrama de bloques de un circuito secuencial.

SalidasCircuitocombinacional----+- Elementosde memoria

~

Entradas

retardo de propagacin interno en las compuertas lgicas es de suficiente duracinpara producir el retardo necesario, de modo que pueden ser innecesarias unidadesfisicas de retardo de tiempo. En los sistemas asncronos de tipo de compuerta, loselementos de memoria en la Fig. 6-1 constan de compuertas lgicas cuyos retardos depropagacin constituyen la memoria requerida. Por consiguiente, un circuito secuencial asncrono puede considerarse como un circuito combinacional con retroalimentacin. Debido a la retroalimentacin entre compuertas lgicas, un circuito secuencialasncrono a veces puede llegar a ser inestable. El problema de la inestabilidad leimpone muchas dificultades al diseador. Los circuitos secuenciales asncronos sepresentan en el Captulo 9.Un sistema lgico secuencial asncrono, por definicin, debe emplear seales queafecten los elementos de memoria slo en instantes discretos de tiempo. Una forma delograr este objetivo es usar pulsos de duracin limitada a travs del sistema, de modoque una amplitud de pulso represente la lgica 1 y otra amplitud del pulso (o laausencia de un pulso) represente la lgica O.La dificultad con un sistema de pulsos esque cualesquiera dos pulsos que lleguen de fuentes independientes separadas a lasentradas de la misma compuerta exhibirn retardos impredecibles, que separarn lospulsos ligeramente y resultarn en operacin poco confiable.Los sistemas lgicos secuenciales sncronos usan amplitudes fijas, como nivelesde voltaje para las seales binarias. La sincronizacin se logra por un dispositivotemporizador llamado reloj maestro generador, el cual genera un tren peridico depulsos de reloj. Los pulsos de reloj se distribuyen a travs del sistema en tal forma quelos elementos de memoria estn afectados slo por la llegada del pulso de sincronizacin. En la prctica los pulsos de reloj se aplican a compuertas AND junto con lasseales que especifican el cambio requerido en los elementos de memoria. Las salidasde la compuerta AND pueden transmitir seales slo a los instantes que coinciden conla llegada de los pulsos de reloj. Los circuitos secuenciales sncronos que usan pulsosde reloj en las entradas de los elementos de memoria se denominan circuitos secuenciales de reloj. Los circuitos secuenciales de reloj son el tipo que se encuentra con msfrecuencia. No manifiestan problemas de inestabilidad y su temporizado se desglosafcilmente en pasos discretos independientes, cada uno de los cuales se considera porseparado. Los circuitos secuenciales que se exponen en este captulo son exclusivamente del tipo de reloj.Los elementos de memoria que se usan en los circuitos secuenciales de reloj sellaman f1ip-f1ops. Estos circuitos son celdas binarias capaces de almacenar un bit deinformacin. Un circuito flip-flop tiene dos salidas, una para el valor normal y otra

CAP. 6OGICA SECUENCIAL SINCRONA06


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Figura 6-2 Circuito flip-flop bsico con compuertas NOR.(a) Diagrama lgico

S R Q Q'Q O OO O 1 O(despus que S=1, R =O)O 1 O 1

Q' O O O 1(despus que S=0, R =1).O O(b) Tabla de verdad

:.J'L,(establecido)~_f1_R (Restaurar)

En las secciones 4-7 Y 4-8 se mencion que un circuito flip-flop puede construirse mediante dos compuertas NANO o dos compuertas NOR. Estas construcciones semuestran en los diagramas lgicos de las Figs. 6-2 y 6-3. Cada circuito forma unflip-flop bsico bajo el cual pueden construirse otros tipos ms complicados. Laconexin y acoplamiento cruzado mediante la salida de una compuerta a la entrada deotra constituye una trayectoria de retroalimentacin. Por esta razn, los circuitos seclasifican como circuitos secuenciales asncronos. Cada flip-flop tiene dos salidas, Q yQ ', y dos entradas, ajustar (set) y restaurar (reset). Este tipo de flip-flop algunas vecesse denomina flip-flop RS directamente acoplado o seguro (latch) SR. La R y S son lasiniciales de los dos nombres de la entrada (set y reset en ingls).Para analizar la operacin del circuito en la Fig. 6-2, debe recordarse que lasalida de una compuerta NOR es O si cualquier entrada es 1, y que la salida es 1slocuando todas las entradas son O . Como punto de inicio, se supone que la entrada ajuste(set) es 1, y la entrada restaurar (reset) es O . Ya que la compuerta 2 tiene una entrada de1,su salida Q ' debe ser O , la cual pone ambas entradas de la compuerta 1en O , demodoque la salida Q es 1. Cuando la entrada ajuste se regresa a O , la salida permanece igual,debido a que la salida Q permanece en 1,dejando una entrada de la compuerta 2 en 1.

Circuito bsico flip-flop

Un circuito flip-flop puede mantener un estado binario en forma indefinida (en tantose suministre potencia al circuito) hasta que recibe la direccin de una seal de entradapara cambiar estado. La diferencia principal entre los diversos tipos de flip-flops esten el nmero de entradas que poseen yen la manera en la cual las entradas afectan elestado binario. Los tipos ms comunes de flip-flop se exponen a continuacin.

6-2 FLlP-FLOPS

para el valor complementario del bit almacenado en l. La informacin binaria puedeentrar a un flip-flop en una gran variedad de formas, hecho que da lugar a diferentestipos de flip-flops. En la siguiente seccin seexaminar n los diversos tipos de flip-flopsy se definirn sus propiedades lgicas.

207LlP-FLOPSEC.6-2


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Esto causa que la salida Q ' permanezca en O,lo cual deja ambas entradas de compuerta1en 0, de modo que la salida Q est en l. En la misma forma es posible mostrar que un 1en la entrada de restaurar cambia la salida Q a O y Q ' a 1. Cuando la entrada derestaurar vuelve a O, las salidas no cambian.

Cuando se aplica un 1 a ambas entradas de ajuste (set) y restaurar (reset), tantola salida Q como la Q ' van a O. Esta condicin viola el hecho de que las salidas Q y Q 'son los complementos una de otra. En la operacin normal esta condicin debeevitarse al tener la seguridad de que los 1 no son aplicables en forma simultnea aambas entradas.

Un flip-flop tiene dos estados tiles, cuando Q=1y Q '=O,est en el estadoajuste(o estado 1). Cuando Q=Oy Q '=1,est en el estado despejado(o estado O). Las salidasQ y Q ' son complementarias una de otra y se refieren como las salidas normal ycomplementaria. respectivamente. El estado binario del flip-flop se toma para que seael valor de la salida normal.

Bajo operacin normal, ambas entradas permanecen en Oa menos que tenga quecambiarse el estado del flip-flop. La aplicacin de un 1 momentneo a la entrada deajuste provoca que el flip-flop pase al estado ajuste. La entrada ajuste debe volver a Oantes de que un 1 se aplique a la entrada de restaurar. Un 1 momentneo aplicado a laentrada de restaurar causa que el flip-flop vaya al estado despejado. Cuando ambas entradas son inicialmente O, un 1 aplicado a la entrada de puesto mientras el flipflop est en el estado ajuste o un 1aplicado a la entrada de restaurar mietras el flip-flopest en el estado despejado deja las salidas sin cambio. Cuando se aplica un 1 aambas entradas de ajuste y restaurar, ambas salidas pasan a O.Este estado es indefinidoy por lo comn se evita. Si ambas entradas ahora van a O, el estado del flip-flop esindeterminado y depende de cul entrada permanezca en 1 ms tiempo antes de latransicin a O.

El circuito flip-flop N ANO bsico en la Fig. 6-3 opera con ambas entradasnormalmente en 1, a menos que el estado del flip-flop tenga que cambiarse. Laaplicacin de un Omomentneo a la entrada de ajuste causa que la salida Q vaya a 1 yQ ' a O, poniendo por tanto el flip-tlop en el estado de ajuste. Despus de que la entradade ajuste regresa al, un O momentneo en la entrada de restaurar provoca una transicin al estado despejado. Cuando ambas entradas van a O, ambas salidas irn a1, una condicin que se evita en la operacin normal del tlip-tlop.

Figura 6-3 Circuito flip-flop bsico con compuertas NANO.

: ~ (ajustar) S R Q Q'Q 1 O O1 O 1 (despus que S=1, R =O)O 1 1 O1 1 I 1 O (despus que S=O,R=1)Q' O O 11 1

(b) Tabla de verdad:LJ R (restaurar)

(a) Diagrama lgico


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Figura 6-4 Flip-flop RS con pulsos de reloj.(d) ecuacin caractersticab) smbolo grfico

RQ(! T1)=+R'QSR=

~ljTCP

00 01 11 10X 1

~ X rrL_OQ

R Q S R Q(1 + 1)Q O O O OO O 1 O

CP O OO 1 1 indeterminadoO O 1Q' O 1 OS O

(a) Diagrama lgico indeterminado(e) tabla caracteristica

SR S

El flip-flop bsico, tal como est, es un circuito secuencial asncrono. Por la adicin decompuertas a las entradas del circuito bsico, puede hacerse que el flip-flop responda aniveles de entrada durante la ocurrencia de un pulso de reloj. El flip-flop RS con relojque se muestra en la Fig. 6-4(a) consta de un t1ip-flop bsico NOR y dos compuertasANO. Las salidas de las dos compuertas ANO permanecen en O en tanto que el pulsode reloj (abreviado CP, de las iniciales en ingls de dock pulse) sea O , sin importar losvalores de entrada S y R. Cuando el pulso de reloj va al, sepermite que la informacinde las entradas S y R alcancen al flip-flop bsico. El estado de ajuste sealcanza con S = 1,R = O y CP = l. Para cambiar al estado despejado, las entradas deben ser S = O , R=1y CP = l. Tanto con S = 1y R = 1,la ocurrencia de un pulso de reloj provoca que ambassalidas momentneamente a O . Cuando se elimina el pulso, el estado del flip-flop esindeterminado, esto es, puede resultar cualquier estado, dependiendo de si la entradade ajuste o la de restaurar del circuito flip-flop bsico permanezca en 1 durante untiempo ms prolongado antes de la transicin a O al fin del pulso.El smbolo grfico para el flip-flop RS con reloj se muestra en la Fig. 6-4(b).Tiene tres entradas: S, R y CP. La entrada CP no est indicada dentro de la caja,debido a que se reconoce por el tringulo pequeo marcado. El tringulo es unsmbolo para un indicador dinmico y denota el hecho de que el flip-flop responde a

Flip-flop RS con reloj


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El flip-flop D que se muestra en la Fig. 6-5 es una modificacin del flip-flop RS conreloj. Las compuertas NAND 1Y2 forman un flip-flop bsico y las compuertas 3 y 4modifican para formar un flip-flop RS con reloj. La entrada D va en forma directa a laentrada S, y su complemento, a travs de la compuerta 5, se aplica a la entrada R. Entanto que el pulso de reloj en la entrada est en 0, las compuertas 3y 4tienen un 1en sussalidas, sin importar el valor de las otras entradas. Esto se apega al requisito de que lasdos entradas de un flip-flop bsico NAND (Fig. 6-3) permanezcan inicialmente en elnivel l. La salida D se muestrea durante la ocurrencia de un pulso de reloj. Si es 1, lasalida de la compuerta 3 pasa a 0, cambiando el flip-flop al estado de ajuste (a menosque ya est puesto), si es 0, la salida de la compuerta 4 va a 0, cambiando el flip-flop alestado despejado.El flip-flop D recibe su denominacin debido a su capacidad de transferir"datos" en el flip-flop. En forma bsica es un flip-flop RS con un inversor en la salidaR. El inversor agregado reduce el nmero de entradas de dos a una. Este tipo deflip-flop algunas veces se denomina un seguro-D con compuertas. La entrada CP confrecuencia recibe la designacin variable G (de la inicial en ingls de compuerta, esdecir gafe) para indicar que esta entrada habilita el seguro con compuertas para hacerposible la entrada de informacin dentro del flip-flop.El smbolo para un flip-flop D temporizado semuestra en la Fig. 6-5(b). La tablacaracterstica se lista en la parte (e) y sederiva la ecuacin caracterstica en la parte (d).La ecuacin caracterstica muestra que el estado siguiente del flip-flop es el mismo dela entrada D y es independiente del valor del estado presente.

Flip-flop O

una transicin de reloj en una seal de bajo nivel (binario O)a un alto nivel (binario 1).Las salidas del flip-flop estn marcadas con Qy Q' dentro de la caja. Puede asignarse alflip-flop una variable con nombre diferente aunque Q est escrita dentro de la caja. Enese caso, la letra que se elige para la variable del flip-flop semarcafuera de lacaja juntoa la lnea de salida. El estado del flip-flop est determinado por el valor de su salidanormal Q. Si se desea obtener el complemento de la salida normal, no es necesarioinsertar un invertidor, ya que el valor complementado est disponible directamentemediante la salida Q '.La tabla caracterstica para el flip-flop se muestra en la Fig. 6-4(c). En esta tablase resume la operacin del flip-flop en una forma tabular. Q es el estado binario delflip-flop en un momento dado (referido como estado presente), las columnas Sy R danlos valores posibles de las entradas y Q(t + 1)es el estado del flip-flop despus de laocurrencia de un pulso de reloj (referida como estado siguiente).La ecuacin caracterstica del flip-flop sederiva en el mapa en la Fig. 6-4(d). Estaecuacin especifica el valor del estado siguiente como una funcin del estado presentey las entradas. La ecuacin caracterstica es una expresin algebraica para la informacin binaria de la tabla caracterstica. Los dos estados indeterminados estnmarcados con X en el mapa, ya que pueden resultar en 1o bien en O.Sin embargo, larelacin SR= debe incluirse como parte de la ecuacin caracterstica para especificarque tanto S como R no pueden ser iguales a 1 en forma simultnea.


~ I


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Un tlip-flop JK es un refinamiento del flip-tlop RS ya que el estado indeterminado deltipo RS se define en el tipo JK. Las entradas J y K se comportan como las entradas SyR para ajustar y despejar el flip-flop (obsrvese que en un flip-tlop JK, la letra J esparaajustar y la letra K es para el despeje). Cuando se aplican seales de entrada en formasimultnea a J como a K, el flip-flop cambia a su estado complementario, esto es, siQ = 1, cambia a Q = Oy viceversa.Un tlip-tlop JK temporizado se muestra en la Fig. 6-6(a). La salida Q operaANO con las entradas K y CP, de modo que el flip-flop se despeja durante un pulso dereloj slo si Q era previamente 1. En forma similar, la salida Q ' opera ANO con lasentradas J y CP de modo que el flip-flop se ajusta con un pulso de reloj slo si Q ' erapreviamente l.Como se muestra en la tabla caracterstica en la Fig. 6-6(c), el tlip-flop JK secomporta como un flip-flop RS excepto cuando tanto J como K son iguales a l.Cuando J y K son 1,el pulso de reloj se transmite slo a travs de una compuerta ANO(la que tenga conectada su entrada a la salida del flip-tlop que al presente sea igual al).Por tanto, si Q =1, la salida de la compuerta superior ANO llega a ser 1 bajo laaplicacin de un pulso de reloj, y el flip-flop se despeja. Si Q ' = 1, la salida dela compuerta ANO inferior llega a ser un 1y el flip-flop se ajusta. En cualquier caso, elestado de la salida del flip-flop se complementa.Las entradas en el smbolo grfico para el flip-flop JK deben marcarse con una J(bajo Q) y K (bajo Q'). La ecuacin caracterstica se da en la Fig. 6-4(d) y se derivamediante el mapa de la tabla caracterstica.

Flip-flop J K

Figura 6-S Flip-flop D con pulsos de reloj.(b) Smbolo grfico

DQ(t +1) . . . - - - - - . - . . .Q D O 1

O O O tE1 1 Q { I IO Q(t +I)=D(e) Tabla caracteristica (d) Ecuacin caracteristica9P(a) Diagrama lgico con compuertas NANO


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Figura 6-6 Flip-flop JK con pulsos de reloj.(d) Ecuacin caracterstica

KQ(t + 1)=Q' + K'Q

1 I I I~ ~

)~01 II 10JK00

(a) Diagrama lgicoQ J K Q (t +1) QO O O O O

~

O O I O Q {IOO I 1O O ]

J

O OO 1CP' O

(b) Smbolo grfico (e) Tabla caracterstica

El flip-flop Tes una versin de una sola entrada del flip-flop JK. Como se muestra en laFig. 6-7(a), el flip-flop Tse obtiene mediante un tipo JK si ambas entradas se ligan. Ladenominacin T proviene de la capacidad del flip-flop para "conmutar" (de la inicialdel trmino en ingls: togg/e), o cambiar de estado. Sin importar el estado presente delflip-flop, asume el estado complementario cuando ocurre el pulso de reloj mientrasla entrada T es lgica l. El smbolo, la tabla caracterstica y la ecuacin caractersticadel flip-flop T se muestran en la Fig. 6-7, partes (b), (e) y (d), respectivamente.

Flip-flop T

Obsrvese que debido a la conexin de retroalimentacin en el flip-flop JK, unaseal CP que permanece en 1 (en tanto J =K =1) una vez que las salidas se hancomplementado provocar transiciones repetidas y continuas de las salidas. Paraevitar esta operacin indeseable, los pulsos de reloj deben tener una duracin mscorta que el retardo de propagacin a travs del flip-flop. Este es un requisito derestriccin, ya que la operacin del circuito depende del ancho de los pulsos. Poresta razn, los flip-flop JK nunca se construyen como se muestra en la Fig. 6-6(a). Larestriccin en el ancho del pulso puede eliminarse con una construccin de maestroesclavo o de disparo en borde, como se expone en la siguiente seccin. El mismorazonamiento se aplica al flip-flop T que se presenta a continuacin.



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El estado de un flip-flop se cambia por una modificacin momentnea en la seal deentrada. Este cambio momentneo se denomina gatillo y la transicin que provoca sedice que dispara al flip-flop. Los flip-flop asncronos, como los circuitos bsicos en laFig. 6-2 y 6-3, requieren una entrada de gatillo definida por un cambio de nivel deseal. Este nivel debe volver a su valor inicial (Oen el flip-flop NOR y 1en el NANO)antes de que aplique un segundo gatillo. Los flip-flops temporizados se disparan porpulsos. Un pulso comienza desde un valor inicial de O,pasa en forma momentnea a 1y despus de un corto tiempo, regresa a su valor Oinicial. El intervalo de tiempo desdela aplicacin del pulso hasta que ocurre la transicin de la salida es un factor criticoque requiere ms investigacin.Como se observ en el diagrama de bloques en la Fig. 6-1, un circuito secuencialtiene una trayectoria de retroalimentacin entre el circuito combinacional y los

6-3 DISPARO DEL FLlP-FLOP

Los flip-flop que se introducen en esta seccin son los tipos disponibles mscomunes en el comercio. Los procedimientos de anlisis y diseo que se desarrollan eneste captulo son aplicables para cualquier flip-flop temporizado una vez que sedefinesu tabla caracterstica.

Figura 6-7 Flip-flop T con pulsos de reloj.(d) Ecuacin caractersticae) Tabla caracteristicab) Smbolo grficoQ(t +1) = TQ'+T'Q

QTQ(t+l)O O OO 1

O 1O

P

T(a) Diagrama lgico


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Figura 6-8 Definicin de la transicin del pulso de reloj.

o t t tBorde Borde Borde Bordepositivo negativo negativo positivo

Pulso negativoulso positivo

elementos de memoria. Esta trayectoria puede producir inestabilidad y las salidas delos elementos de memoria (flip-flops) se cambian, mientras las salidas del circuitocombinacional que van a las entradas de los flip-flops se muestrean por el pulso dereloj. Este problema de temporizado puede evitarse si las salidas de los flip-flops noinician el cambio sino hasta que el pulso de entrada ha regresado a O.Para asegurar taloperacin, un flip-flop debe tener un retardo de propagacin de seal desde la entradaa la salida que exceda la duracin del pulso. Este retardo por lo comn es muy dificilde controlar si el diseador depende por completo del retardo de propagacin de lascompuertas lgicas. Una forma de asegurar el retardo apropiado es incluir dentro delcircuito flip-flop una unidad de retardo fsica que tenga un retardo igualo mayor quela duracin del pulso. Una manera adecuada de resolver el problema del temporizadode la retroalimentacin es hacer sensitivo al flip-flop a la transicindel pulso ms que ala duracin del pulso.Un pulso de reloj puede ser positivo o bien negativo. Una fuente positiva de relojpermanece en Odurante el intervalo entre pulsos y pasa a 1al ocurrir un pulso. El pulsopasa a travs de dos transiciones de seal: desde Oa 1y el regreso de 1a O.Como semuestra en la Fig. 6-8, la transicin positiva se define como el borde positivo y latransicin negativa como el borde negativo. Esta definicin tambin se aplica a lospulsos negativos.Los flip-flops temporizados que se introdujeron en la Seccin 6-2 se disparandurante el borde positivo del pulso, y la transicin de estado principia tan pronto elpulso alcanza el nivel lgico 1. El nuevo estado del flip-flop puede aparecer en lasterminales de salida mientras el pulso de entrada todava est en 1.Silas otras entradasdel flip-flop cambian mientras el reloj todavaest en 1,elflip-flop iniciar la respuestaa esos nuevos valores y puede ocurrir un nuevo estado de salida. Cuando esto sucede,la salida de un flip-flop no puede aplicarse a las entradas de otro flip-flop cuandoel mismo pulso de reloj los dispara a ambos. Sin embargo, si puede hacerse que elflip-flop responda a la transicin de borde positiva (o negativa) so/amente, en lugar dela duracin completa del pulso, entonces puede eliminarse el problema de transicinmltiple.

Una forma de hacer que el flip-flop responda slo a una transicin de pulso esutilizar un acoplamiento capacitor. En esta configuracin, un circuito Re (resistorcapacitor) se inserta en la salida de reloj del flip-flop. Este circuito genera un pico

CAP. 6OGIGA SECUENCIAL SINCRONA14


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Figura 6-9 Diagrama lgico del flip-flop maestro-esclavo.

CP

Q '

Qy S-> Maestro ,....-- ~ EsclavoR y ' R

-FLIP-FLOP MAESTRO-ESCLAVO

s

Un flip-flop maestro-esclavo se construye mediante dos flip-tlops separados. Uncircuito sirve como un maestro y el otro como un esclavo, y el circuito global se conocecomo unflip-flop maestro-esclavo. El diagrama lgico de un flip-flop maestro-esclavoRS se muestra en la Fig. 6-9. Consta de un tlip-flop maestro, un tlip-tlop esclavo y uninversor. Cuando el pulso de reloj CP es O,la salida del inversor es l. Ya que la entradade reloj del esclavo es 1, el tlip-tlop est habilitado si la salida Q es igual a Y, en tantoque Q ' es igual a y'. El flip-tlop maestro se habilita porque CP = O.Cuando el pulsollega al, entonces la Informacin en las entradas externas R ySse transmite al flip-tlopmaestro. Sin embargo, el tlip-flop esclavo est aislado mientras el pulso est en su nivel1, ya que la salida del inversor es O.Cuando el pulso regresa a O,el tlip-tlop maestroest aislado, lo cual evita que lo afecten las entradas externas. El tlip-flop esclavo pasaentonces al mismo estado que el del flip-flop maestro.

Las relaciones de temporizados que se muestran en la Fig. 6-10 ilustran lasecuencia de eventos que ocurren en un tlip-tlop maestro esclavo. Se supone que eltlip-tlop est en el estado despejado antes de la ocurrencia de un pulso, de modo queY = Oy Q = O.Las condiciones de entrada son S= 1,R = O,y elsiguiente pulso de relojcambiar el tlip-tlop al estado ajustar con Q=l. Mediante la transicin de un pulso deOal, el tlip-flop maestro est restaurado y cambia Y a l. El tlip-flop esclavo no esaceptado porque su entrada CP es O.Ya que el flip-flop maestro esun circuito interno,su cambio de estado no es obvio en las salidas Q y Q J . Cuando el pulsor regresa a O,sepermite que la informacin del maestro pase al esclavo, haciendo que la salida externa

Flip-flop maestro-esclavo

como respuesta a un cambio momentneo de la seal de entrada. Un borde positivoemerge de dicho circuito con un pico positivo, y un borde negativo emerge con un piconegativo. El disparo por bordes se logra diseando el flip-flop de modo que desprecieun pico y dispare una ocurrencia de otro pico. Una forma para lograr el disparo porborde es utilizar un flip-flop maestro-esclavo o disparado por borde como seexpone acontinuacin.

DISPARODEL FLlP-FLOP 215EC.6-3


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sea Q =1.Obsrvese que la entrada externa S debe cambiarse al mismo tiempo que elpulso pasa a travs de su transicin de borde negativo. Esto se debe a que una vez quela entrada CP alcanza 0, el maestro est inhabilitado y sus entradas R y S no tieneninfluencia hasta que ocurre el siguiente pulso de reloj. Por eso, en un flip-flopmaestro-esclavo es posible cambiar la salida del flip-flop y su informacin de entradacon el mismo pulso de reloj. Debe tomarse en cuenta que la entrada S puede llegarmediante la salida de otro flip-flop maestro-esclavo que se cambi con el mismo pulsode reloj.El comportamiento del flip-flop maestro-esclavo que acaba de describirse dictaque los cambios de estado en todos los flip-flops coincidan con la transicin de bordenegativo del pulso. No obstante, algunos flip-flops maestro-esclavo IC cambian losestados de salida en la transicin de borde positivo de los pulsos de reloj. Esto sucedeen flip-flops que tienen un inversor adicional entre la CP terminal y la entrada delmaestro. Tales flip-flops se disparan con pulsos negativos (vase la Fig. 6-8), de modoque el borde negativo del pulso afecte al maestro y el borde positivo afecte al esclavo ylas terminales de salida.

La combinacin maestro-esclavo puede construirse para cualquier tipo deflip-flop por la adicin de un flip-flop RS temporizado con un reloj invertido paraformar el esclavo. Un ejemplo de un flip-flop JK maestro-esclavo construido concompuertas NANO se muestra en la Fig. 6-11. Consta de dos flip-flops; las compuertas 1 a la 4 forman el flip-flop maestro, y las compuertas 5 a la 8 forman el flip-flopesclavo. La informacin presente en las entradas J y K se transmite al flip-flop maestroen el borde positivo de un pulso de reloj y se sostiene hasta que ocurre el bordenegativo del pulso de reloj, despus del cual se permite que pase a travs del flip-flopesclavo. La entrada de reloj normalmente es 0, lo cual mantiene las salidas de lascompuertas 1 y 2 en el nivel. Esto evita que las entradas J y K afecten el flip-flopmaestro. El flip-flop esclavo es un tipo RS temporizado, con el flip-flop suministrandolas entradas y con la entrada de reloj invertida por la compuerta 9. Cuando el reloj es 0,la salida de la compuerta 9 es 1, de modo que la salida Q es igual a y y Q'es igual a Y~Cuando ocurre el borde positivo de un pulso de reloj, el flip-flop maestro se afecta ypuede cambiar estados. El flip-flop esclavo est aislado mientras que el reloj est en el

Figura 6-10 Relaciones de tiempos en un tlip-flop maestro-esclavo.Q ~ ry--___,(S---l

c p - - - - - - - - ~ r - - l ~ - - - - -


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Otro tipo de flip-flop que sincorniza los cambios de estado durante la transicin depulsos de reloj es el flip-flop disparado por borde. En este tipo de flip-flop, lastransiciones de salida ocurren en un nivel especfico del pulso de reloj. Cuando el niveldel pulso de entrada excede el nivel umbral, las entradas estn bloqueadas y, de estemodo, el flip-flop no responde a cambios adicionales en las entradas hasta que el pulsode reloj regresa a O y ocurre otro pulso. Algunos flip-flops disparados por bordeprovocan una transicin en el borde positivo del pulso, y otros causan una transicinen el borde negativo del pulso.

Flip-flop disparadopor borde

nivel 1, ya que la salida de la compuerta 9 proporciona un 1 a ambas entradas de lascompuertas 7 y 8 NANO flip-flop bsico. Cuando la entrada de reloj regresa a O , elflip-flop maestro est aislado mediante las entradas J yK y el flip-flop esclavo pasa almismo estado del flip-flop maestro.Se considera ahora un sistema digital que contiene muchos flip-flops maestroesclavo, con las salidas de algunos flip-flops que van a las entradas de otros flip-flops.Se supone que las entradas de pulso de reloj a todos los flip-flops estn sincronizadas(ocurren al mismo tiempo). Al principio de cada pulso de reloj, algunos de loselementos maestro cambian estado, pero todas las salidas flip-flop permanecen en susvalores previos. Despus de que el pulso de reloj regresa a O , algunas de las salidascambian de estado, pero ninguno de los nuevos estados tiene efecto en cualquierade los elementos maestro hasta el siguiente pulso de reloj. As que, los estados deflip-flops en el sistema pueden cambiarse en forma simultnea durante el mismo pulsode reloj, aun cuando las salidas de los flip-flops estn conectadas a entradas de flip-flop.Esto es posible ya que el nuevo estado aparece en las terminales de salida slo despusde que el pulso de reloj ha regresado a O . En consecuencia, el contenido binario de unflip-flop puede transferirse a un segundo flip-flop y el contenido del segundo transferirse al primero, y ambas transferencias pueden ocurrir durante el mismo pulso de reloj.

Figura 6-11 FIi-flop maestro-esclavo JK con pulsos de reloj.


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Figura 6-12 Flip-flop tipo D con disparo en borde positivo.

El diagrama lgico de un flip-flop tipo D disparado por borde positivo semuestra en la Fig. 6-12. Consta de tres flip-flops bsicos del tipo que se muestra en laFig. 6-3. Las compuertas NANO 1y 2 conforman un flip-flop bsico y las compuertas3 y 4 conforman otro. El tercer flip-flop bsico que comprende las compuertas 5 y 6proporciona las salidas al circuito. Las entradas S yR del tercer flip-flop bsico debenmantenerse en lgica 1 para que las salidas permanezcan en sus valores de estadoestacionario. Cuando S = O y R = 1, la salida pasa al estado establecido con Q = l.Cuando S = 1y R = O , la salida pasa al estado despejado con Q = O . Las entradas S yRestn determinadas mediante los estados de los otros dos flip-flops bsicos. Estos dosflip-flops bsicos responden a las entradas externas D (datos) y CP (pulso de reloj).La operacin del circuito se explica en la Fig. 6-13, donde las compuertas 1-4vuelven a dibujarse para mostrar todas sus transiciones posibles. Las salidas S yR delas compuertas 2 y 3 van a las compuertas 5 y 6, como se muestra en la Fig. 6-12, paraproporcionar las salidas reales del flip-flop. En la Fig. 6-13(a) se muestran los valoresbinarios en las salidas de las cuatro compuertas cuando CP= . La entrada D puede serigual a O o l. En cualquier caso, un CP de O provoca que las salidas de las compuertas 2y 3 pasen al, y as hacen que S=R=1, que es la condicin para una salida de estadoestacionario. Cuando D=O , la compuerta 4 tiene una salida 1, la cual causa que lasalida de la compuerta 1 vaya a O . Cuando D = 1,la compuerta 4 va a O , la cual provocaque la salida de la compuerta 1pase a l. Estas son las dos condiciones posibles cuandoel CP terminal, que es O , inhabilita cualesquiera cambios en las salidas del flip-flop, sinimportar cul es el valor de D.Hay un tiempo definido, llamado tiempo de disposicin, en el cual la entrada Ddebe mantenerse en un valor constante antes de la aplicacin del pulso. El tiempo dedisposicin es igual al retardo de propagacin a travs de las compuertas 4 y 1,ya queun cambio en D provoca un cambio en las salidas de esas dos compuertas. Ahora sesupone que D no cambia durante el tiempo de disposicin y que la entrada CP llega



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a ser 1. Esta situacin se indica en la Fig. 6-13(b). Si D=O cuando el CP llega a ser 1,entonces Spermanece en 1 pero R cambia a O.Esto causa que la salia del flip-flop Qvaya a O(en la Fig. 6-12). Si ahora, mientras CP=1,hay un cambio en la entrada D, lasalida de la compuerta 4 permanecer en 1 (incluso si D va a 1), ya que una de lasentradas de compuertas viene de R la cual se mantiene en O.Slo cuando el CPregresaa Opuede cambiar la salida de la compuerta 4;pero entonces tanto R comoSsevuelven 1,inhabilitando cualquier cambio en la salida de flip-flop. Sin embargo, hay un tiempodefinido, llamado el tiempo de conservacin, en el que la entrada D no debe cambiardespus de la aplicacin de la transicin que va a positivo del pulso. El tiempo deconservacin es igual al retardo de propagacin de la compuerta 3, ya que debe

Figura 6-13 Operacin del flip-flop tipo D con disparo en borde.(b) Con CP =1

D = 1

CP= 1

(a) Con CP= O


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Los flip-flops disponibles en paquetes IC algunas veces proporcionan entradas especiales para ajustar o despejar el flip-flop en forma asncrona. Estas entradas porlo comn se llaman preajuste directo y despeje directo. Afectan el flip-flop en un valorpositivo (o negativo) de la seal de entrada sin la necesidad de un pulso de reloj. Estasentradas son tiles para conducir todos los flip-flops a un estado inicial antes de suoperacin temporizada. Por ejemplo, despus que se conecta la potencia en un sistemadigital, los estados de sus flip-flops son indeterminados. Un interruptor de despejelimpia todos los flips-flops a un estado inicial despejado y un interruptor de inicioprincipia la operacin temporizada del sistema. El interruptor de despeje debe limpiartodos los flip-flops en forma asncrona sin la necesidad de un pulso.El smbolo grfico de un flip-flop maestro-esclavo con despeje directo semuestra en la Fig. 6-14. El reloj o la entrada CP tiene un crculo bajo el tringulopequeo para indicar que las salidas cambian durante la transicin negativa del pulso(la ausencia de un crculo pequeo indicara un flip-flop disparado por borde positivo). La entrada de despeje directo tambin tiene un pequeo crculo para indicar que,en forma normal, esta entrada debe mantenerse en l. Si la entrada de despeje semantiene en O,el flip-flop permanece limpio, independiente de las otras entradas o delpulso de reloj. La tabla de funcin especifica la operacin del circuito. Las X son

condiciones no importa que indican que un Oen la entrada de despeje directo inhabi-

Entradas directas

asegurarse que R se vuelva Ocon objeto de mantener la salida de la compuerta 4 en 1,con independencia del valor de D.Si D = 1, cuando CP = 1,entonces Scambia a O,pero R permanece en 1, lo cual

provoca que las salidas del flip-flop Q vaya a 1. Un cambio en D mientras CP = 1noaltera Sy R porque la compuerta 1se mantiene en 1por la sealO de S.Cuando el CPva a O, tanto Scomo R van a 1 para evitar que la salida tenga cambios.En resumen, cuando el pulso de reloj de entrada realiza una transicin que va apositivo, el valor de D se transfiere a Q . Los cambios en D cuando CP semantiene enun valor sostenido de 1, no afectan Q . Por otra parte, una transicin de pulso anegativa no afecta la salida, y tampoco cuando CP = O. Siendo as, el flip-flopdisparado por borde elimina cualquier problema de retroalimentacin en los circuitossecuenciales precisamente como lo hace un flip-flop maestro-esclavo. El tiempo dedisposicin y el tiempo de conservacin deben tomarse en consideracin cuando seusaeste tipo de flip-flop.Cuando se usan tipos diferentes de flip-flop en elmismo circuito secuencial, debetenerse la seguridad de que todas las salidas de los flip-flops hacen sus transiciones almismo tiempo, esto es, durante ya sea el borde negativo o el positivo del pulso. Losflip-flops que se comportan en forma opuesta respecto a la transicin de polaridadadoptada pueden cambiarse con facilidad por la adicin de inversores en sus entradasde reloj. Un procedimiento alterno es proporcionar pulsos positivos y negativos(mediante un inversor), y aplicar entonces los pulsos positivos a los flip-flops quedisparan durante el borde negativo y pulsos negativos a los flip-flops que disparandurante el borde positivo, o viceversa.



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En la Fig. 6-15 se muestra un ejemplo de un circuito secuencial temporizado. Tieneuna variable de entrada x, una variable de salida y y dos flip-flops RS temporizados

Ejemplo de un circuito secuencial

El comportamiento de un circuito secuencial se determina mediante las entradas, lassalidas y los estados de sus flip-flops. Tanto las salidas como el estado siguiente sonfuncin de las entradas y del estado presente. El anlisis de los circuitos secuencialesconsiste en obtener una tabla o un diagrama de las secuencias de tiempo de lasentradas, salidas y los estados internos. Tambin es posible escribir expresionesbooleanas que describen el comportamiento de los circuitos secuenciales. Sin embargo, esas expresiones deben incluir la secuencia de tiempo necesaria ya sea en formadirecta o indirecta.Un diagrama lgico se reconoce como el circuito de un circuito secuencial eincluye los flip-flops. Los flip-flops puede ser de cualquier tipo y el diagrama lgicopuede o no incluir las compuertas combinacionales. En esta seccin, se introduceprimero un ejemplo especfico de un circuito secuencial temporizado y entonces sepresentan diversos mtodos para describir el comportamiento de los circuitos secuenciales. El ejemplo especfico se usar en la exposicin para ilustrar diversos mtodos.

6-4 ANALlSIS DE CIRCUITOSSECUENCIALES TEMPORIZADOS

lita todas las dems entradas. Slo cuando la entrada de despeje es 1puede tener efectouna transicin negativa del reloj en las salidas. Las salidas no cambian si J = K = O.El flip-flop cambia o complementa cuando J=K =1. Algunos flip-flops es posibleque tambin tengan una entrada de preajuste directo, la cual establece la salida Q en 1(y Q ' en O)en forma asncrona.Cuando estn disponibles entradas directas asncronas en un flip-flop maestroesclavo, deben conectarse tanto al maestro como al esclavo con objeto de sobrepasarlas otras entradas y el reloj. Un despeje directo en el flip-flop maestro-esclavo JK en laFig. 6-10 se conecta a las entradas de las compuertas 1,4 Y8. Un despeje directo en elflip-flop disparado en borde D en la Fig. 6-12 se conecta a las entradas de lascompuertas 2 y 6.

Figura 6-14 Flip-flop JK con despeje directo.

Despeje

Entradas SalidasDespeje Reloj J K Q Q '

O X X X O 11 ~ O O Sin cambio1 ~ O 1 O 11 ~ l O 1 O1 ~ 1 1 LengetaCP

Tabla de funcin


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Ejemplo de un circuito secuencial con pulsos de reloj.igura 615

A-----1

CP

En los libros que tratan la teora de la conmutacin esta tabla se denomina una tabla de transicin.Reservan el nombre de tabla de estados para una tabla con estados internos representados por smbolosarbitrarios.

La secuencia en tiempo de las entradas, salidas y estados de flip-flop pueden enumerarse en una tabla de estado," La tabla de estado para el circuito en la Fig. 6-15 semuestra en la Tabla 6-1. Consta de tres secciones etiquetadas estado presente, estadosiguiente y salida. El estado presente indica los estados de los flip-flops antes de laocurrencia del pulso de reloj. El estado siguientemuestra los estados de los flip-flopsdespus de la aplicacin de un pulso de reloj, y la seccin de salida lista los valores delas variables de salida durante el estado presente. Las secciones de estado siguiente aligual que la de salida tienen dos columnas, una para x =Oy la otra para x =l.

Tabla de estado

etiquetados A YB. Las conexiones cruzadas de las salidas de los flip-flops a las entradasde las compuertas no se muestran por lneas de dibujo, de modo que se facilite eltrazado del circuito. En lugar de esto, se reconocen las conexiones por el smbolo deletra que se marca en cada entrada. Por ejemplo, la entrada marcada x' en la compuerta 1 indica una entrada del complemento de x. La segunda entrada marcada Aindica una conexin a la salida normal de flip-flop A.Se supone un disparo de borde negativo tanto en los flip-flops como en la fuente que produce la entrada externa x. En este caso, las seales para un estado presentedado estn disponibles durante el tiempo desde la terminacin de un pulso de relojhasta la terminacin del siguiente pulso de reloj, a cuvo tiempo el circuito pasa alestado siguiente.


,_ 1


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La derivacin de la tabla de estado principia desde un estado inicial supuesto. Elestado inicial de la mayora de los circuitos secuenciales prcticos se define comoel estado con nmeros O en todos los flip-flops. Algunos circuitos secuenciales tienenun estado inicial diferente y otros no tienen ninguno en absoluto. En cualquier caso,los anlisis siempre pueden principiar desde cualquier estado arbitrario. En esteejemplo se principia derivando la tabla de estado desde el estado inicial OO.Cuando el estado presente es 00, A= yB= . Mediante el diagrama lgico, seveque ambos flip-flops estn despejados y x = O . Ninguna de las compuertas ANOproduce una seal lgica l. Por lo tanto, el estado siguiente permanece sin cambio.Con AB =00 y x =1, la compuerta 2 produce una seal lgica 1y la entrada S delflip-flop B y la compuerta 3 produce una seal lgica 1 a la entrada del flip-flop A.Cuando un pulso de reloj dispara los flip-flops, A se despeja y B est ajustado,haciendo que el estado siguiente sea 01. Esta informacin se lista en el primer renglnde la tabla de estado.En forma similar, puede derivarse el siguiente estado principiando desde losotros tres posibles estados presentes. En general, el estado siguiente es una funcin de

las entradas, del estado presente y del tipo de flip-flop que se utilice. Con flip-flopsRS,por ejemplo, debe recordarse que un 1en la entrada S establece el flip-flop y un 1en laentrada R despeja el flip-flop, sin importar su estado previo. Un O en las entradas S yRdeja el flip-flop sin cambio, mientras que un tanto en la entrada S como en laR evidencia un mal diseo y una tabla de estado indeterminada.Las entradas para la seccin de salida son fciles de derivar. En este ejemplo, lasalida y es igual a l slo cuando X = 1,A = 1y B = O . Por tanto, las columnas de salidasemarcan con O , excepto cuando el estado presente es 10y la entrada x= 1,por lo cualy se marca con un l.La tabla de estado de cualquier circuito secuencial se obtiene por el mismoprocedimiento que se usa en el ejemplo. En general, un circuito secuencial con mflip-flops y n variables de entrada tendr 2m renglones, uno para cada estado. Cadauna de las secciones de estado siguiente y salida tendrn 2n columnas, una paracada combinacin de entrada.Las salidas externas de un circuito secuencial pueden tener procedencia decompuertas lgicas o de elementos de memoria. La seccin de salida en la tabla

Estado siguiente SalidaEstado presente x=O x = 1 x-O x-l

AB AB AB y y00 00 01 O O01 11 01 O O10 10 00 O 111 10 11 O O

TABLA 6-1 Tabla de estados para el circuito de la Fig 6-15


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Figura 6-16 Diagrama de estado para el circuito en la Fig. 6-15.

La informacin disponible en una tabla de estado puede representarse en formagrfica en un diagrama de estado. En este diagrama, un estado se representa con uncrculo y la transicin entre estados se indica con lneas dirigidas que conectan loscrculos. El diagrama de estado de un crculo secuencial en la Fig. 6-15semuestra en laFig. 6-16. El nmero binario dentro de cada crculo identifica el estado que representael crculo. Las lneas dirigidas estn etiquetadas con dos nmeros binarios separadospor una /. El valor de entrada que provoca la transicin de estado se etiqueta primero;el nmero despus del smbolo / da el valor de la salida durante el estado presente. Porejemplo, la lnea dirigida desde el estado 00 al O1se etiqueta l/O, lo cual significa que elcircuito secuencial est en un estado presente 00 mientras x =1 y y =O, y que a laterminacin del siguiente pulso de reloj, el circuito pasa al siguiente estado 01. Unalnea dirigida que conecta un crculo con s misma indica que ocurre cambio de estado.El diagrama de estado proporciona la misma informacin que la tabla de estado y seobtiene en forma directa de la Tabla 6-1.

No hay diferencia entre una tabla de estado y un diagrama de estado excepto enla forma de representacin. La tabla de estado es ms fcil de derivar mediante undiagrama lgico dado y en el diagrama de estado contina en forma directa de unatabla de estado. El diagrama de estado da una imagen de las transiciones de estado y seencuentra en una forma adecuada para la interpretacin humana de la operacin delcircuito. El diagrama de estado se utiliza con frecuencia como la especificacin inicialde diseo de un circuito secuencial.

Diagrama de estado

de estado es necesaria slo si hay salidas de compuertas lgicas. Cualquier salida externaque se toma en forma directa de un flip-flop ya est listada en la columna de estadopresente de la tabla de estado. Por lo tanto, la seccin de salida de la tabla de estado puede excluirse si no hay salidas externas de compuertas lgicas.



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que es la ecuacin caracterstica de un flip-flop RS [Fig. 6-4(d)]. Esta relacin entre laecuacin de estado y la ecuacin caracterstica del flip-flop puede simplificarse porla inspeccin del diagrama lgico en la Fig. 6-19. De esta manera puede verse que laentrada Sdel flip-flop es igual a la funcin booleana Bx' y que la entrada R es igual aB'x. La sustitucin de esas funciones en la ecuacin caracterstica del flip-flop producela ecuacin de estado para este circuito secuencial.

A(t +1)=S+R'ASi se hace Bx' = Sy B'x = R, se obtiene la relacin:

A(t +1) = Bx' +(B'x)'A

El segundo miembro de la ecuacin de estado es una funcin booleana para un estadopresente. Cuando esta funcin es igual a 1, la ocurrencia de un pulso de reloj provocaque el flip-flop tenga un estado siguiente de l. Cuando la funcin es igual a O,el pulsode reloj causa que A tenga un estado siguiente de O.El primer miembro de la ecuacinidentifica al flip-flop por su smbolo de letra, seguido por la funcin de tiempodesignada (t + 1), para hacer nfasis en que el flip-flop alcanzar este valor unasecuencia de pulso despus.La ecuacin de estado es una funcin booleana con tiempo incluido. Es aplicable slo en los circuitos secuenciales temporizados, ya que A(t + 1) se definepara cambiar valor con la ocurrencia de un pulso de reloj en instantes discretos detiempo.

La ecuacin de estado para el flip-flop A se simplifica mediante un mapa como semuestra en la Fig. 6-17(a). Con alguna manipulacin algebraica, la funcin puedeexpresarse en la siguiente forma:

A(t +1)=(A' B +AB' +AB)x' +ABx

Una ecuacin de estado (tambin conocida como una ecuacin de aplicacin) es unaexpresin algebraica que especifica las condiciones para una transicin de estado deflip-flop. El primer miembro de la ecuacin denota el estado siguiente de un flip-flopen el segundo miembro, una funcin booleana que especifica las condiciones de estadosiguientes que hacen que el siguiente estado sea igual a 1. Una ecuacin de estado essimilar en forma a una ecuacin caracterstica de flip-flop, excepto que especifica lascondiciones de estado siguiente en trminos de las variables externas de entrada yotros valores del flip-flop. La ecuacin de estado se deriva en forma directa medianteuna tabla de estado. Por ejemplo, la ecuacin de estado para el flip-flop A se derivamediante la inspeccin de la Tabla 6-1. En las columnas del estado siguiente, seobserva que el flip-flop A pasa al estado 1cuatro veces: cuando x =OyAB=OI o 10,oII o cuando x = I YAB = 11. Esto puede expresarse en forma algebraica en unaecuacin de estado como sigue:

Ecuaciones de estado


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Figura 6-17 Ecuaciones de estado para los flip-flop A y B.

xB(t +1)='x +(A' +x)B(b) =x +(Ax')'B

xA(t +1)=x' +(B +x') A

(a) =x' +(B'x)'A

I 1 1 1 ' " " " 1 1 1 1 I1. _ _ _ _

o11 10ro-

1

~ I 1 1__.L...-

11 10 BBx00 01BBxA 00 01

O

El diagrama lgico de un circuito secuencial consta de elementos de memoria ycompuertas. El tipo de flip-flops y sus tablas caractersticas especifican las propieda-

Funciones de entrada de un flip-flop

B ( t +1)=S +R' Bse obtiene la ecuacin de estado derivada antes.Las ecuaciones de estado de todos los flip-flops junto con las funciones de salida,especifican en forma completa un circuito secuencial. Representan, algebraicamente,la misma informacin que una tabla de estado presenta la forma tabular y undiagrama de estado representa en forma grfica.

La ecuacin de estado puede derivarse en forma directa mediante el diagramalgico. A partir de la Fig. 6-15, puede verse que la seal para la entrada S del flip-flopB se genera por la funcin A 'x y la seal para la entrada R por la funcin Ax'. Lasustitucin de S = A IX YR = Ax' en la ecuacin caracterstica de un flip-flop RS dadapor:

B(t +1)=A'x +(Ax')' B

La ecuacin de estado para un flip-flop enun circuito secuencial puede derivarsede una tabla de estado o de un diagrama lgico. La derivacin mediante la tabladeestado consiste en obtener la funcin booleana especificando las condiciones quehacen que el siguiente estado del flip-flop sea un 1. La derivacin mediante undiagrama lgico consiste en obtener las funciones de las entradas del flip-flop ysustituirlas en la ecuacin caracterstica de flip-flop.

Laderivacin de la ecuacin de estado para el flip-flop B mediante la tabla deestado se muestra en el mapa de la Fig. 6-17(b). Los 1 marcados en el mapa sonel estado presente y las combinaciones de entrada que provocan que el flip-floppase a unestado siguiente de l. Estas condiciones se obtienen de manera directa mediante laTabla 6-1. Laforma simplificada que se obtiene en el mapa se manipula algebraicamente, y la ecuacin de estado obtenida es:



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Figura 6-18 Implementacin de las funciones de entrada al flip-flop lA =BCx +B'Cx' y KA =B +y.

8'-----1C- -~X-----1

8----fC-----1x--~

CP

JA y KA denotan dos variables booleanas. La primera letra en cada una denota laentrada 1 y K, respectivamente, de un flip-flop lK. La segunda letra A es el smbolo delnombre del flip-flop. El segundo miembro de cada ecuacin es una funcin booleanapara la variable correspondiente de entrada al flip-flop. La implicacin de las dosfunciones de entrada se muestra en el diagrama lgico en la Fig. 6-18. El flip-flop lKtiene un smbolo de salida A y las dos entradas etiquetadas 1 y K. El circuito combinacional dibujado en eldiagrama es la implantacin de la expresin algebraica dada por lasfunciones de entrada. Las salidas del circuito combinacional se denotan por lA y KAen las funciones de entrada si van a las entradas 1 y K, respectivamente, del flip-Ilop A.

Mediante este ejemplo, puede verse que una funcin de entrada flip-flop es unaexpresin algebraica para un circuito combinacional. La designacin de dos letras esun nombre de una variable para una salida del circuito combinacional. Esta salidasiempre est conectada a la entrada (denotada por la primera letra) de un flip-flop(designado por la segunda letra).

lA =BC'x +B'Cx'.KA=B+y

des lgicas de los elementos de memoria. Las interconexiones entre las compuertasforman un circuito combinacional que puede especificarse en forma algebraica confunciones booleanas. Por consiguiente, el conocimiento del tipo flip-flops y una listade funciones booleanas del circuito combinacional proporcionan toda la informacinnecesaria para dibujar el diagrama lgico de un circuito secuencial. La parte delcircuito combinacional que genera las salidas externas se describe en forma algebraicapor las funciones de salida del circuito. La parte del circuito que genera las entradas aflip-flops se describe de manera algebraica por un conjunto de funciones booleanasllamadas funciones de entradas deflip-flops o, algunas veces, ecuaciones de entrada.Se adoptar la convencin de usar dos letras para denotar una variable deentrada flip-flop: la primera para designar el nombre de la entrada y la segunda elnombre del flip-flop. Como un ejemplo, considrense las siguientes funciones deentrada flip-flop:

227NALlSIS DE CIRCUITOS SECUENCIALES TEMPORIZADOSEC.6-4


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* En la Seccin 9-5 pueden encontrarse ms explicaciones y ms ejemplos de reduccin de estados.

En cualquier proceso de diseo debe considerarse el problema de minimizar el costodel circuito final. Las dos reducciones de costo ms obvias son las reducciones en elnmero de flip-flops y el nmero de compuertas. Debido a que estos dos detallesparecen los ms evidentes, se han estudiado e investigado extensamente. De hecho,una gran parte del tema de la teora de conmutacin se dedica a la busqueda dealgoritmos para minimizar el nmero de flip-flops y compuertas en los circuitossecuenciales.

Reduccin de estado *

El anlisis de los circuitos secuenciales principia mediante un diagrama de circuito yculmina en una tabla de estado o diagrama. El diseo de un circuito secuei.c.al se iniciamediante un conjunto de especificaciones y termina en un diagrama lgico. Losprocedimientos de diseo se presentan comenzando desde la Seccin 6-7. En estaseccin seexponen ciertas propiedades de los circuitos secuenciales que pueden usarsepara reducir el nmero de compuertas y de flip-flops durante el diseo.

6-5 REDUCCION y ASIGNACION DE ESTADO

Este conjunto de funciones booleanas especifica por completo el diagramalgico. Las variables SA y RA especifica un flip-flop RS etiquetado A; las variables SBy RB especifican un segundo flip-flop RS etiquetado B. La variable y denota la salida.Las expresiones booleanas para las variables especifican el circuito combinacionalque es parte del circuito secuencial.Las funciones de entrada flip-flop constituyen una forma algebraica conveniente para especificar un diagrama lgico de un circuito secuencial. Implican el tipo deflip-flop mediante la primera letra de las variables de entrada y especifican porcompleto el circuito combinacional que impulsa al flip-flop. El tiempo no se incluye enforma explcita en estas ecuaciones, pero se implica mediante la operacin del pulso dereloj. Algunas veces es conveniente especificar en forma algebraica un circuito secuencial con las funciones de salida del circuito y las funciones de entrada del flip-flop, enlugar de dibujar el diagrama lgico.

RA =B'xRB = Ax'

SA =Bx'SB = A'xy =AB'x

El circuito secuencial en la Fig. 6-15 tiene una entrada x, una salida y, y dosflip-flops RS denotados por A y B. El diagrama lgico puede expresarse en formaalgebraica con cuatro funciones de entrada flip-flop y una funcin de salida delcircuito como sigue:



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En cada columna, se tiene el estado presente, el valor de entrada y el valor de salida. Elestado siguiente se escribe en la parte superior de la siguiente columna. Es importantetomar en cuenta que en este circuito los estados por s mismos son de importanciasecundaria, ya que se tiene inters slo en las secuencias de salida que provocanlas secuencias de entrada.

Ahora se supone que se ha encontrado un circuito secuencial cuyo diagrama deestado tiene menos de siete estados y se desea compararlos con el circuito cuyodiagrama de estado est dado en la Fig. 6-19. Si se aplican secuencias de entradaidnticas a los dos circuitos y ocurren salidas idnticas para todas las secuencias deentrada, entonces se dice que los dos circuitos son equivalentes (en lo que respecta ala entrada-salida) y uno puede reemplazarse por el otro. El problema de reduccin deestado es encontrar formas de reducir el nmero de estados en un circuito secuencial yalterar las relaciones de entrada-salida.

entradaO

1O

OOalida

aOO

e f gO OO O

f f gO 1O

eOO

astado

La reduccin del nmero de flip-flops en un circuito secuencial se conoce comoel problema de reduccin de estado. Los algoritmos de reduccin de estado tratan conprocedimientos para reducir el nmero de estados en una tabla de estados mientras semantienen sin cambio los requisitos de entrada-salida externa. Ya que m flip-flopsproducen 2m estados, una reduccin en el nmero de estados puede (o no puede) darpor resultado una reduccin en el nmero de flip-flops. Un efecto no predecible alreducir el nmero de flip-flops es que algunas veces el circuito equivalente (con menosflip-flops) puede requerir ms compuertas combinacionales.

Se ilustrar la necesidad de la reduccin de estado con un ejemplo. Se principiacon un circuito secuencial cuya especificacin est dada en el diagrama de estado en laFig. 6-19. En este ejemplo, slo son importantes las secuencias de entrada-salida; losestados internos slo se usan para proporcionar las secuencias requeridas. Por estarazn, los estados que se marcan dentro de los crculos se denotan por smbolosalfabticos en lugar de sus valores binarios. Esto es en contraste a un contador binario,donde la secuencia de valores binarios de los estados por s mismos se toman como lassalidas.

Hay un nmero infinito de secuencias de entrada que pueden aplicarse alcircuito, cada una conduce a una secuencia nica de salidas. Como ejemplo, considrese la secuencia de entrada 010 10110100 principiando desde el estado inicial A. Cadaentrada de O o 1 produce una salida de O o 1 y causa que el circuito pase al estado siguiente. Mediante el diagrama de estado, se obtiene la secuencia de salida y estadopara la secuencia dada de entrada como sigue: en el circuito en el estado inicial A, unaentrada de O produce una salida de O y el circuito permanece en el estado a. Con elestado presente a y entrada de 1, la salida es Oy el estado siguiente es b.Con el estadopresente b y la entrada de O,lasalida esOy el estado siguiente es b.Continuando este procesose encuentra la secuencia completa como sigue:

229EDUCCION y ASIGNACION DE ESTADOEC.6-5-


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TABLA6-2 Tabla de estados

Estado siguiente SalidaEstado presente x=O x == 1 x=O x == 1

a a b O Ob e d O Oe a d O Od e f O 1e a f O 1f g f O 1g a f O 1

230

Ahora se procede a reducir el nmero de estados para este ejemplo. Primero, senecesita la tabla de estado; es ms conveniente aplicar los procedimientos parareduccin de estados aqu que en los diagramas de estado. La tabla de estado delcircuito se lista en la Tabla 6-2 y se obtienen en forma directa mediante el diagramade estado en la Fig. 6-19.Aqu se presenta, sin prueba, un algoritmo para la reduccin de estado de unatabla de estado por completo especificada: "Se dice que dos estados son equivalentessi, para cada miembro del conjunto de entradas, dan exactamente la misma salida y

envan al circuito ya sea al mismo estado o a un estado equivalente. Cuandodos estados son equivalentes, uno de ellos puede eliminarse sin alterar las relaciones deentrada-salida" .Se aplica este algoritmo a la Tabla 6-2. Al pasar a travs de la tabla de estado, sebuscan dos estados presentes que vayan al mismo estado siguiente que tengan lamisma salida para ambas combinaciones de entrada. Los estados g y e son dos de

Figura 6-19 Diagrama de estado.


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TABLA 6-3 Reduccin de la tabla de estados

Estado siguiente SalidaEstado presente x=O x=l x=O x=l

a a b O Ob e d O Oe a d O Od e I d O 1e a I d O 1I ge f O 1g a f O 1

De hecho, esta secuencia es exactamente la misma que se obtuvo de la Fig. 6-19, y sereemplaza e por g y d por fVale la pena observar que la reduccin en el nmero de estados de un circuitosecuencial es posible si se tiene slo inters en las relaciones externas de salida-entrada.Cuando se toman en forma directa salidas externas de los flip-flops, las salidas debenser independientes del nmero de estados antes de que se apliquen algoritmos dereduccin de estado.El circuito secuencial de este ejemplo se redujo de siete a cinco estados. Encualquier caso, la representacin de los estados con componentes fisicos requiere que

entrada O OO O

OO

11

O OO O O

1O

oOalida

d d e d e ad estado

dichos estados; ambos van a los estados a y fy tienen salidas de Oy 1para x = Oy x = 1,respectivamente. Por eso, los estados g y e son equivalentes; puede eliminarse uno. Elprocedimiento de eliminar un estado y reemplazarlo por su equivalente sedemuestraen la Tabla 6-3. El rengln con el estado presente g se cruza y el estado g se reemplazapor el estado e cada vez que ocurre en las columnas de estados siguientes.El estado presentef ahora tiene estados siguientes e y fy salidas Oy 1para x=Oyx = 1, respectivamente. Los mismos estados siguientes y salidas aparecen en el renglncon el estado presente d. Por lo tanto, los estados fy g son equivalentes. El estado fpuede eliminarse y reemplazarse por d. La tabla repetida final se muestra en la Tabla6-4. El diagrama de estado para la tabla reducida consta slo de cinco estados y semuestra en la Fig. 6-20. Este diagrama de estado satisface las especificaciones originales de entrada-salida y producir la secuencia referida de salida para cualquiersecuencia dada de entrada. La siguiente lista que se deriva mediante el diagrama deestado en la Fig. 6-20 es para la secuencia de entrada que se utiliz con anterioridad. Seobserva que resulta la misma secuencia de salida aunque la secuencia de estado seadiferente:

231EDUCCION y ASIGNACION DE ESTADOEC.6-5


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o OO OO OO 1O 1

x=O x=lstado presente x=O x = 1a a bb e de a dd e de a d

232

Estado siguiente SalidaTABLA 6-4 Tabla reducida de estados

El costo de un circuito combinacional parte de un circuito secuencial puede reducirsepor el uso de mtodos conocidos de simplificacin para los circuitos combinacionales.

Asignacin de estado

se usen tres flip-flops, ya que In flip-flops pueden representar hasta 2m estados distintos. Con tres flip-flops, pueden formularse hasta ocho estados binarios denotados pornmeros binarios 000 hasta 111,con cada bit designando el estado de un flip-flop. Si seutiliza la tabla de estado en la Tabla 6-2, deben asignarse valores binarios a sieteestados; el estado restante no se usa. Si se utiliza la tabla de estado en la Tabla 6-4, slocinco estados necesitan asignacin binaria, y quedan tres estados sin uso. Los estadossin uso se tratan como condiciones no importa durante el diseo del circuito. Ya quelas condiciones no importa por lo comn ayudan a obtener funciones booleanas mssimples, es ms probable que el circuito con cinco estados requiera menos compuertascombinacionales que el circuito con siete estados. En cualquier caso, la reduccin desiete a cinco estados no reduce el nmero de flip-flops. En general, la reduccin delnmero de compuertas en una tabla de estado es probable que resulte en un circuitocon menos equipo. Sin embargo, el hecho de que una tabla de estado se ha reducido amenos estados no garantiza un ahorro en el nmero de flip-flops o de compuertas.

Figura 6-20 Diagrama reducido de estado.


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ed

ab

000100010101011

()()()010011101111

001010011100101

Asignacin 3signacin 2signacin 1stadoTABLA 6-5 Asignaciones de tres estados posibles

* Una tabla de estado estable con asignacin binaria se denomina en ocasiones tabla de transicin.

Sin embargo, hay otro factor, conocido como el problema de asignacin de estado, queentra en juego al minimizar las compuertas combinacionales. Los procedimientos deasignacin de estado se ocupan con mtodos para asignar valores binarios a losestados, en tal forma que reducen el costo de un circuito combinacional que impulsa alos flip-flops. Esto es de particular ayuda cuando se considera un circuito secuencialdesde sus terminales externas de entrada-salida. Tal circuito puede seguir una secuencia de estados internos, pero los valores binarios de los estados individuales puede noser de consecuencia mientras el circuito produzca la secuencia referida de salida parauna secuencia dada de entradas. Esto no se aplica a circuitos cuyas salidas externas seaplican de manera directa mediante flip-flops con secuencias binarias especificadaspor completo.Las alternativas disponibles de asignacin al estado binario pueden demostrarsejunto con el circuito secuencial que se especifica en la Tabla 6-4. Recurdese que, eneste ejemplo, los valores binarios de los estados son inmateriales mientras que susecuencia mantenga las relaciones apropiadas de entrada-salida. Por esta razn,cualquier asignacin de nmero binario es satisfactoria en tanto que cada estado estasignado a un nmero nico. En la Tabla 6-5 se muestran tres ejemplos de asignaciones binarias posibles para los cinco estados de la tabla reducida. La asignacin 1 esuna asignacin binaria directa para la secuencia de estados desde a hasta e. Lasotras dosasignaciones se eligen en forma arbitraria. De hecho, hay 140diferentes asignacionesdistintas para este circuito (11).

La Tabla 6-6 es la tabla de estado reducida con asignacin binaria 1 sustituidapor los smbolos de letra de los cinco estados. * Es obvio que una asignacin binariadiferente causar una tabla de estado con distintos valores binarios para los estados,en tanto las relaciones de entrada-salida permanezcan iguales. La forma binaria de latabla de estado se utiliza para derivar el circuito combinacional parte del circuitosecuencial. La complejidad del circuito combinacional depende de la asignacin binariade estado que se escoja. El diseo del circuito secuencial que se presenta en esta seccin se completa en el Ejemplo 6-1 de la Seccin 6-7.S e han sugerido diversos procedimientos que conducen a una asignacin binaria

particular de las muchas disponibles. El criterio ms comn es que la asignacin que seescoja debe producir un circuito combinacional simple para las entradas flip-flop. Sin

233EDUCCION y ASIGNACION DE ESTADOEC.6-5


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TABLA6-6 Tabla reducida de estados con la asignacin binaria 1

Estado siguiente SalidaEstado presente x=O x=1 x=O x =1

0 0 1 0 0 1 0 1 0 O O0 1 0 0 1 1 1 0 0 O O0 1 1 0 0 1 1 0 0 O O1 0 0 1 0 1 1 0 0 O I1 0 1 0 0 1 1 0 0 O I

Las tablas caractersticas de los diversos flip-flops se presentaron en la Seccin 6-2.Una tabla caracterstica define la propiedad lgica del flip-flop y caracteriza porcompleto su operacin. Los circuitos integrados flip-flops algunas veces se definenpor una tabla caracterstica tabulada en forma un poco diferente. Esta segunda forma delas tablas caractersticas para los flip-flops RS, JK, D y T se muestra en la Tabla 6-7.Representa la misma informacin que las tablas caractersticas en las Figs. 6-4(c) a la6-7(c).

En la Tabla 6-7 se define el estado de cada flip-flop como una funcin de susentradas y su estado previo. Q(t) se refiere al estado presente y Q(t + 1)al siguienteestado despus de la ocurrencia de un pulso de reloj. La tabla caracterstica para losflip-flops RS muestra que el estado siguiente es igual al estado presente cuando tanto laentrada Scomo la R son O.Cuando la entrada R es igual al, el siguiente pulso de reloj despeja el flip-flop. Cuando la entrada Ses igual al, el siguiente pulso de relojestablece el flip-flop. El signo de interrogacin para el siguiente estado cuando tanto Scomo R son iguales a 1en forma simultnea designa un estado siguiente indeterminado.La tabla para el flip-flop JK es la misma que para el RS, cuando J y K sereemplazan por Sy R, respectivamente, excepto para el caso indeterminado. Cuandotanto J como K son iguales al, el estado siguiente es igual al complemento del estado presente, esto es, Q(t + 1)=Q '(1). El estado siguiente del flip-flop D depende porcompleto de la entrada D y es independiente del estado presente. El siguiente estadodel flip-flop T es el mismo que el estado presente si T=Oy se complementa si T=1.

La tabla caracterstica es til para anlisis y para definir la operacin delflip-flop. Especifica el estado siguiente cuando las entradas del estado presente seconocen. Durante el proceso de diseo, por lo comn se conoce la transicin del

6-6 TABLAS DE EXCITACION FLlP-FLOP

embargo, a la fecha, no hay procedimientos de asignacin de estado que garanticen uncircuito combinacional de mnimo costo. La asignacin de estado es uno de losproblemas de reto de la teora de conmutacin. El lector interesado encontrar unarica y cada vez ms abundante literatura sobre este tema. Las tcnicas para tratar losproblemas de asignacin de estado rebasan el alcance de este libro.



31/56235

La tabla de excitacin para el flip-flop RS se muestra en la Tabla 6-8(a). En el primerrengln se muestra el flip-flop en el estado 1en el tiempo t.Sedesea dejarlo en elestadoOdespus de la ocurrencia del pulso. Mediante la tabla caracterstica, seencuentra quesi Sal igual que R son O,el flip-flop no cambiar de estado. En consecuencia, tanto laentrada Scomo la R deben O.Sin embargo, en realidad no importa si R se hace un 1,cuando ocurre el pulso, ya que resulta en que deja el flip-flop en el estado, O.Por eso Rpuede ser 1 o Oy el flip-flop permanecer en el estado Oen t + 1. As, la entrada bajoR se marca X como condicin no importa.Si el flip-flop est en el estado O y se desea que pase al estado 1, entoncesmediante la tabla caracterstica, se encuentra que la nica forma de hacer Q(t+ 1)iguala 1es hacer S= 1y R = O.Si el flip-flop va a tener una transicin del estado 1al estado O,debe tenerse S= Oy R = 1.

Flip-flop RS

estado presente al estado siguiente y se desea encontrar las condiciones de entrada delflip-flop, que provocarn la transicin requerida. Por esta razn, se necesita una tablaque liste las entradas requeridas para un cambio dado de estado. Dicha lista sedenomina tabla de excitacin.En la Tabla 6-8 se presentan las tablas de excitacin para los cuatro flip-flops.Cada tabla consta de dos columnas, Q(t) y Q(t +1), y una columna para cada entradapara mostrar crne se logra la transicin requerida. Hay cuatro transiciones posiblesdesde el estado presente al estado siguiente. Las condiciones requeridas de entradapara cada una de las cuatro transiciones se derivan mediante la informacin disponible en la tabla caracterstica. El smbolo X en las tablas representa condiciones noimporta, esto es, no importa si la entrada es 1 o O.

(a) RS (b)JK

D" Q(t + 1) T Q(t + 1)" " ' 0 'O O O Q(t)1 1 1 Q'(t)

(e) D (d) T

S R Q(t + 1) J K Q(t + 1)O O Q(t) O O Q(t)O 1 O O 1 O1 O 1 1 O 11 1 ? 1 1 Q'(t)' .

TABLA6-7 Tabla s f lip -f lo p c ar ac te rs tic as


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Q(t) Q(t +1) D Q(t) Q(t +1) TO O O O O OO 1 1 O 1 11 O O 1 O 11 1 1 1 1 O

(e) D (d) T

TABLA 6-8 Tablas de excitacin flip-flop

Q(t) Q(t +1) S R Q(t) Q(t +1) J KO O O X O O O XO 1 1 O O 1 1 X1 O O 1 1 O X 11 1 X O 1 1 X O

(a) RS (b) JK

La tabla de excitacin para el flip-flip JK se muestra en la Tabla 6-8(b). Cuando tantoel estado presente como elestado siguiente son O,la entrada J deber permanecer en Oyla entrada K podr ser Oo bien 1. En forma similar, cuando tanto el estado presentecomo el siguiente son 1,la entrada K debe permanecer enOmientras la entrada J puedeser Oo l. Si el flip-flop va a tener una transicin del estado Oal estado 1,J debe ser iguala 1ya que la entrada J establece el flip-flop. No obstante, laentrada K puede ser Oo bienun l. Si K = O,condicin la J = 1establece elflip-flop cuando serequiere; siK = 1y J = 1,el flip-flop est complementado y pasa del estado Oal estado 1 cuando se requiere.En este caso, la entrada K semarca con una condicin no importa para la transicin deO-a-l. Para una transicin del estado 1al estado O,debe tenerse K =1,ya que la entradaK despeja el flip-flop, Sin embargo la entrada J puede ser Oo bien 1, ya que J=Onotiene efecto, J =1 junto con K =1 complementa el flip-flop con una transicinresultante del estado 1 al estado O.La tabla de excitacin para el flip-flop JK ilustra la ventaja de usar este tipocuando se disea en circuitos secuenciales. El hecho de que tiene muchas condicionesno importa indica que los circuitos combinacionales para las funciones de entrada son

Flip-flop JK

La ltima condicin que puede ocurrir es para que el flip-flop est en el estado 1y permanezca en el estado l. Por supuesto R debe ser O;no sedesea despejar el flip-flip.Sin embargo, Spuede ser ya sea un Oo un l. Si esO,el flip-flop no cambia ypermaneceen el estado 1;sies un 1,seestablece el flip-flop en el estado 1,como sedesea. As que, Sse lista como una condicin no importa.

CAP. 6LOGICA SECUENCIAL SINCRONA36


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El diseo de un circuito secuencial temporizado principia mediante un conjunto deespecificaciones y culmina en un diagrama lgico o en una lista de funciones booleanas, mediante las cuales puede obtenerse el diagrama lgico. En contraste con uncircuito combinacional, que est especificado por completo por una tabla de verdad,un circuito secuencial requiere una tabla de estado para su especificacin. El primerpaso en el diseo de circuitos secuenciales es obtener una tabla de estado o unareprentacin equivalente, como por ejemplo un diagrama de estado o ecuaciones deestado.

Un circuito secuencial sncrono est hecho de flip-flops y compuertas combinacionales. El diseo del circuito consiste en escoger los flip-flops y entonces encontraruna estructura de compuertas combinacionales que, junto con los flip-flops, producenun circuito que cumple con las especificaciones establecidas. El nmero de flip-flops sedetermina mediante el nmero de estados necesarios en el circuito. El circuito combinacional se deriva mediante la tabla de estado por mtodos que se presentan en estecaptulo. De hecho, una vez que se determina el tipo y nmero de flip-flops, el proceso

6-7 PROCEDIMIENTO DE DISEO

El procedimiento de diseo que se describe en este captulo puede usarse con cualquierflip-flop. Es necesario conocer la tabla caracterstica del flip-flop de la cual es posibledesarrollar una nueva tabla de excitacin. La tabla de excitacin se utiliza entoncespara determinar las funciones de entrada del flip-flop, como se explica en la siguienteseccin.

Otros flip-flops

La tabla de excitacin para el flip-flop T se muestra en la Tabla 6-8(d). Mediante latabla caracterstica, Tabla 6-7(d), se encuentra que cuando la entrada T= 1, el estadodel flip-flop se complementa; cuando T = O, el estado del flip-flop permanece sincambio. En consecuencia, cuando el estado del flip-flop debe permanecer igual, elrequisito es que T=o . Cuando el estado del tlip-flop tiene que complementarse, Tdebe ser igual a 1.

Flip-flop T

La tabla de excitacin para el flip-flop D se muestra en la Tabla 6-8(c). Mediante latabla caracterstica, Tabla 6-7(c), se observa que el estado siguiente siempre es igual ala entrada D y es independiente del estado presente. De este modo, D debe ser O siQ(1 +1) ha de ser O, y 1 si Q(t +1) tiene que ser 1, sin importar el valor de Q(I).

Flip-flop O

susceptibles de ser ms simples debido a que los trminos no importa por lo comnsimplifican a una funcin.

237ROCEDIMIENTO DE DISEOEC.6-7


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La especificacin verbal del comportamiento del circuito por lo comn supone que el lector est familiarizado con la terminologa de la lgica digital. Es necesarioque el diseador utilice su intuicin y experiencia para llegar a la interpretacincorrecta de las especificaciones del circuito, debido a que las descripciones verbalespueden ser incompletas e inexactas. Sin embargo, una vez que se ha establecido dichaespecificacin y se ha obtenido la tabla de estado, es posible hacer uso del procedimiento formal para disear el circuito.La reduccin del nmero de estados y la asignacin de valores binarios a losestados se expuso en la Seccin 6-5. En los ejemplos que siguen se supone que seconocen el nmero de estado y la asignacin binaria para los estados. Como consecuencia, los pasos 3 y 4 del diseo no seconsiderarn en las exposiciones subsecuentes.Ya se ha mencionado que el nmero de flip-flops est determinado por el nmerode estados. Un circuito puede tener estados binarios sin usar, si el nmero total deestados es menor que 2m Los estados que no se usan se toman como condiciones noimporta durante el diseo del circuito combinacional parte del circuito.

8. Por el uso del mtodo de mapa o cualquier otro mtodo de simplificacin, sederivan las funciones de salida y las de entrada del flip-flop.9. Se dibuja el diagrama lgico.

1. La descripcin verbal del comportamiento del circuito se establece. Estadescripcin puede ir acompaada con un diagrama de estado, un diagramade temporizado o bien otra informacin pertinente.2. A partir de la informacin dada sobre el circuito, se obtiene la tabla de estado.3. El nmero de estados puede reducirse por los mtodos de reduccin de estado y el circuito secuencial puede caracterizarse por las relaciones entradasalida independientemente del nmero de estados.4. Se asignan valores binarios a cada estado si la tabla de estado obtenida en lospasos 2 o 3 contiene smbolos alfabticos.5. Se determina el nmero de flip-flops necesarios y se asigna un smboloalfabtico a cada uno.6. Se escoge el tipo de flip-flop que va a usarse.7. Mediante la tabla de estado se derivan las tablas de excitacin y salida delcircuito.

de diseo implica una transformacin del problema del circuito secuencial en unproblema de circuito combinacional. En esta forma, pueden aplicarse las tcnicas delcircuito combinacional.En esta seccin se presenta un procedimiento para el diseo de circuitos secuenciales. Aunque se intenta que sirva como una gua para el principiante, este procedimiento puede reducirse con la experiencia. El procedimiento primero seresume en unalista de pasos consecutivos que se recomiendan como sigue:

CAP. 6LOGICA SECUENCIAL SINCRONA38


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Figura 6-21 Diagrama de estado.

El tipo de flip-flop que va a usarse puede incluirse en las especificaciones dediseo o puede depender de lo que est disponible para el diseador. Muchos sistemas digitales seconstruyen por completo con flip-flopsJK porque son el tipo ms verstildisponible. Cuando estn disponibles muchos tipos de flip-flops, esaconsejable usar elflip-flop RS o D para aplicaciones que requieren transferencia de datos (comoregistradores con corrimiento), el tipo Tpara aplicaciones que implican complementacin (como contadores binarios) y el tipo JK para aplicaciones generales.La informacin de la salida externa se especifica en la seccin de salida en latabla de estado. Mediante ella pueden derivarse las funciones de salida del circuito.La tabla de excitacin para el circuito es similar a lade los flip-flopsindividuales, exceptoque las condiciones de entrada estn listadas por la informacin disponible en lascolumnas de estado presente y estado siguiente de la tabla de estado. El mtodo paraobtener la tabla de excitacin y las funciones simplificadas de entrada flip-flops seilustran mejor con un ejemplo.Se desea disear el circuito secuencial temporizado cuyo diagrama de estadoest dado en la Fig. 6-21. El tipo de flip-flop que va a usarse es JK.El diagrama de estado consta de cuatro estados con valores binarios ya asignados. Ya que las lneas dirigidas estn marcadas con un solo dgito binario sin una / ,se concluye que hay una variable de entrada y no hay variables de salida. (El estado delos flip-flops puede considerarse como las salidas del circuito.) Los dos flip-flops necesarios para representar los cuatro estados se denotan A y B. La variable de estado sedenota x.La tabla de estado para este circuito, derivada mediante el diagrama de estado,se muestra en la Tabla 6-9. Obsrvese que no hay seccin de salida para este circuito.Ahora se mostrar el procedimiento para obtener la tabla de excitacin y la estructurade compuertas combinacionales.La derivacin de la tabla de excitacin se facilita si se ordena la tabla de estado en una forma diferente. Esta forma se muestra en la Tabla 6-10, donde el estadopresente y las variables de entrada estn ordenadas en la forma de una tabla de verdad.El valor del estado siguiente para cada estado presente y las condiciones de entradase copian de la Tabla 6-9. La tabla de excitacin de un circuito es una lista de las



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Entradas del Salidas delcircuito combinacional circuito combinacionalEstadopresente Entrada Estado siguiente Entradas f1ip-flopA B x A B lA KA lB KBO O O O O O X O XO O 1 O 1 O X 1 XO 1 O 1 O 1 X X 1O 1 1 O 1 O X X O1 O O 1 O X O O X1 O 1 1 1 X O 1 X1 1 O 1 1 X O X O1 1 1 O O X 1 X 1

TABLA6-10 Tabla de excitacin

condiciones de entrada flip-flop que causarn las transiciones requeridas de estado yes una funcin del tipo de flip-flop que se utilice. Ya que este ejemplo especifica flipflops IK, se necesitan columnas para las entradas J y K de los flip-flops A (denotadaspor lA y KA) y B (denotadas por lB y KB).La tabla de excitacin para el flip-flop IK se deri v en la Tabla 6-8(b). Esta tablase usa ahora para derivar la tabla de excitacin del circuito. Por ejemplo, en el primerrengln de la Tabla 6-10 se tiene una transicin para el flip-flop A desde Oen el estadopresente hasta O en el estado siguiente. En la Tabla 6-8(b) se encuentra que unatransicin de estado desde Ohasta Orequiere que la entrada J=Oy la entrada K =X , demodo que Oy X se copian del primer rengln bajo lA y KA, respectivamente. Yaque elprimer rengln tambin muestra una transicin para el flip-flop B desde Oen el estadopresente hasta Oen el estado siguiente, Oy X se copian en el primer rengln bajo lB y

TABLA6-9 Tabla de estado

Estado siguienteEstado presente x=O x = 1A B A B A BO O O O O 1O 1 1 O O 11 O 1 O 1 11 1 1 1 O O


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Figura 6-22 Diagrama de bloques del circuito secuencial.

Salidasexternas(ninguna)

A' A B' B

I~ 1 \ . ~I I~ A ~Il 1 CPKA lA KB lB

~ A '...__ A Circuito

B' combinacionalB

x

Entradasexternas

KB. El segundo rengln de la Tabla 6-10 muestra una transicin para el flip-flop Bdesde Oen el estado presente hasta 1en el estado siguiente. Mediante la Tabla 6-8(b) seencuentra que una transicin desde Ohasta 1requiere que la entrada J = 1Yla entradaK = X. De modo que 1 y X se copian en el segundo rengln bajo lB y KB, respectivamente. Este proceso se contina para cada rengln de la tabla y para cada flip-flop, conlas condiciones de entrada como se especifican en la Tabla 6-8(b) que se copian en elrengln apropiado del flip-flop particular que se est considerando.Se hace ahora una pausa y se considera la informacin disponible en una tablade excitacin como la Tabla 6-10. Se sabe que un circuito secuencial consta de unnmero de flip-flops y un circuito combinacional. En la Fig. 6-22 se muestran los dosflip-flops JK necesarios para el circuito y una caja que representa el circuito combinacional. Mediante el diagrama de bloques, es claro que las salidas del circuito combinacional van a las entradas flip-flop y las salidas externas (si se especifica).Las entradasal circuito combinacional son las entradas externas y los valores de estado presentesde losflip-flops. Adems, las funciones booleanas que especifican un circuito combinacionalse derivan mediante una tabla de verdad que muestra las relaciones de entrada-salidadel circuito. La tabla de verdad que describe al circuito combinacional est disponibleen la tabla de excitacin. Las entradas al circuito combinacional seespecifican bajo lascolumnas de estado presente y entrada, y las salidas del circuito combinacional seespecifican bajo las columnas de entrada flip-flop, Por lo tanto, una tabla de excitacin transforma un diagrama de estado en la tabla de verdad necesaria para el diseodel circuito combinacional parte del circuito secuencial.



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KB= A 0 xFigura 6-23 Mapas para el circuito combinacional.

0EI]!]0mDKA= Bx

lB = x

LIrn0DEEJ0x

lA=x'

El diagrama lgico se dibuja en la Fig. 6-24 y consta de dos flip-flops, dos compuertasAND, una compuerta de equivalencia y un inversor.Con alguna experiencia, es posible reducir la cantidad de trabajo implicado en eldiseo del circuito combinacional. Por ejemplo, es posible obtener la informacin delos mapas en la Fig. 6-23en forma directa en la Tabla 6-9, sin tener que derivar la Tabla6-10. Esto se hace por el paso sistemtico a travs de cada estado presente y combinacin de entrada en la Tabla 6-9 y comparando con los valores binarios del estadosiguiente correspondiente. Entonces, se determinan las condiciones requeridas deentrada como las especifica la excitacin flip-flop en la Tabla 6-8. En lugar de insertarlos 0, 1 o X obtenidos dentro de la tabla de excitacin, pueden escribirse en formadirecta en el cuadro adecuado del mapa apropiado.La tabla de excitacin de un circuito secuencial con m flip-flops, k entradas porflip-flop y n impulsos externos est formada por m + n columnas para el estadopresente y variables de entrada y hasta 2 1 1 1 + 1 1 renglones listados en alguna cuentabinaria conveniente. La seccin de estado siguiente tiene m columnas, una para cadaflip-flop. Los valores de entrada flip-flop se listan en mk columnas, una paracada entrada de cada flip-flop. Si el circuito contiene j salidas, la tabla debe incluirj columnas. La tabla de verdad del circuito combinacional se toma de la tabla deexcitacin considerando los m + n estados presentes y columnas de entrada comoentradas y los mk +j valores de entrada flip-flop y las salidas externas como salidas.

KA = BxKB = A0x

lA =Bx'lB = - = x

Las funciones booleanas simplificadas para el circuito combinacional puedenderivarse ahora. Las entradas son las variables A, B y x; las salidas son las variableslA, KA, lB y KB. La informacin de la tabla de verdad se transfiere a los mapas en laFig. 6-23, donde se derivan las cuatro funciones simplificadas de entrada flip-flop:



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EJEMPLO 6-1: Complete el diseo del circuito secuencial que sepresenta en la Seccin 6-5. Use la tabla de estado reducida con asignacin 1como se da en la Tabla 6-6. El circuito emplear flip-fl

Capitulo 6 - Morris Mano

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