МИКРОПРОЦЕСОРСКИ СИСТЕМИ АУДИТОРИСКИ ВЕЖБИ летен семестар,2011 КАТЕРИНА КАТЕРИНА РАЛЕВА РАЛЕВА ИНСТИТУТ ИНСТИТУТ ЗА ЗА ЕЛЕКТРОНИКА ЕЛЕКТРОНИКА [email protected]
МИКРОПРОЦЕСОРСКИСИСТЕМИ
АУДИТОРИСКИ ВЕЖБИлетен семестар,2011
КАТЕРИНАКАТЕРИНА РАЛЕВАРАЛЕВАИНСТИТУТИНСТИТУТ ЗАЗА ЕЛЕКТРОНИКАЕЛЕКТРОНИКА
ШтоШто ќеќе сесе проучувапроучува нанааудиторискиаудиториски вежбивежби??
ОКОЛИНА НАМИКРОПРОЦЕСОРОТ
ПАРАЛЕЛЕНПАРАЛЕЛЕНТРАНСФЕРТРАНСФЕР
DMA DMA ТРАНСФЕРТРАНСФЕР
СЕРИСКИСЕРИСКИТРАНСФЕРТРАНСФЕР
МЕМОРИСКИМЕМОРИСКИКОМПОНЕНТИКОМПОНЕНТИ
АСЕМБЛЕР
ДИЗАЈНИРАЊЕ НАЕДНОСТАВЕН
MCS85 (MCS86)АПЛИКАЦИЈААПЛИКАЦИЈА
I. I. ПАРАЛЕЛЕНПАРАЛЕЛЕНТРАНСФЕРТРАНСФЕР
8-битна влезно-излезнапорта/8-битен леч: 8212
Октален леч: 8282/8283
Октален bus трансивер: 8286/8287
11
22
33
ШтоШто дада сесе читачита? Intel MCS? Intel MCS--80/85 Family User80/85 Family User’’s s Manual (Chapter 6)Manual (Chapter 6)
8212 8212
ПИН КОНФИГУРАЦИЈА
ФУНКЦИОНАЛНА ШЕМА
ПРИМЕНА
8212 - ОСНОВНИ ИНФОРМАЦИИ (1)
непрограмабилна, паралелна 8-битнаI/O порта присутна во секој MPS85.-може да секористи заимплементација налеч-кола,баферисо контрола (gated buffers) илимултиплексери
8212
VCC=5V
VIL(max) = 0.85V VIH(min) = 2V VOL(max) = 0.45V VOH(min) = 3.65V
GNDGND
8212 – ОСНОВНИ ИНФОРМАЦИИ (2)
8DI0 – DI7
(Data In)Податочни влезови
DO0 – DO7
8
(Data Out)Податочни излези
MD
(Mode) Влез зарежим на работа
STB
(Strobe Signal)Влез за строб сигнал
DS1 DS2
(Device Select)Влезови за селекција
CLR(Clear Signal) INT
(Interrupt)Излез за прекин
8212
8212 – ИНТЕРНА СТРУКТУРА (1)
LATCH 1
LATCH 2
LATCH 8
BUFFER 1
BUFFER 2
BUFFER 8
.
.
.
.
.
.
DI0
DI1
DI7
DO0
DO1
DO7
3-состојбени излезни бафериСЕКЦИЈА 1
Контролна логика и логиказа селекција (Control and Device Selection Logic)
Service Request
FF+
INTСЕКЦИЈА 2
Потсетување: РАЗЛИКА ПОМЕЃУ ЛЕЧ И ФЛИП-ФЛОП
EDGEEDGE--TRIGGEREDTRIGGERED
LEVEL LEVEL SENSITIVESENSITIVE
ClkClk = 1 then Q= 1 then Qn+1n+1 = D= DClkClk = 0 then Q= 0 then Qn+1n+1 = = QQnn
Пр. Тригер на високо ниво:ClkClk = then Q= then Qn+1n+1 = D= DClkClk = otherwise, then Q= otherwise, then Qn+1n+1==QQnn
Пр. Тригер на растечка ивица:
clk
D
Q(latch)
Q(flop)
D
R
Q
C
D
R
Q
C
D
R
Q
C
1
2
8
3и
2и
Сигнал за ресетирањена лечот
DI0
DI1
DI7
DO0
DO1
DO7
.
.
.
.
.
.
.
.
.
EN
Сигнал затактување на
лечот
EN=0 DO=Z
интерни сигнали
СЕКЦИЈА 1
C=1 Qn+1=D
C=0 Qn+1=Qn
EN=1 DO=Q
СЕКЦИЈА 2
SQ
C
D
R
Q
C
INTDS1
DS2
MD
STB
CLR
EN
DO1
DI1
1
2
3
4
5
6
7
8
1
FFD
ЛОГИЧКИЛОГИЧКИ ДИЈАГРАМДИЈАГРАМ
Device Selection Device Selection Logic(DS1Logic(DS1··DS2)DS2)
Service Service Request Request Flip FlopFlip Flop
Control LogicControl Logic
DO1
SQ
C
D
R
Q
C
INTDS1
DS2
MD
STB
CLR
EN
DI1
1
2
3
4
5
6
7
8
1
FFD
СЕКЦИЈА 2ФУНКЦИЈА НАКОНТРОЛНИТЕСИГНАЛИ (1)(1)
0
11
1
11
Q=D
DO1=DI1
не гоанализираме
ирелевантно
11
DO1
SQ
C
D
R
Q
C
INTDS1
DS2
MD
STB
CLR
EN
DI1
1
2
3
4
5
6
7
8
1
FFD
СЕКЦИЈА 2ФУНКЦИЈА НАКОНТРОЛНИТЕСИГНАЛИ (2)(2)
0
10
11
1
Q=D
DO1=DI1
не гоанализираме
11
1
1
1
DO1
SQ
C
D
R
Q
C
INTDS1
DS2
MD
STB
CLR
EN
DI1
1
2
3
4
5
6
7
8
1
FFD
СЕКЦИЈА 2ФУНКЦИЈА НАКОНТРОЛНИТЕСИГНАЛИ (3)(3)
0
10
1
10
Qn+1=Qn
DO1=Qn
не гоанализираме
1
0
0Data Latch State
0
DO1
SQ
C
D
R
Q
C
INTDS1
DS2
MD
STB
CLR
EN
DI1
1
2
3
4
5
6
7
8
1
FFD
СЕКЦИЈА 2ФУНКЦИЈА НАКОНТРОЛНИТЕСИГНАЛИ (4)(4)
0
00
0
00
DO1=Z
не гоанализираме
0
0Data Latch State
0 Qn+1=Qn
0
1
DO1
SQ
C
D
R
Q
C
INTDS1
DS2
MD
STB
CLR
EN
DI1
1
2
3
4
5
6
7
8
1
FFD
СЕКЦИЈА 2ФУНКЦИЈА НАКОНТРОЛНИТЕСИГНАЛИ (5)(5)
0
00
0
01
DO1=Z
не гоанализираме
1
1
1
1Qn+1=D
0
1
8212 ТАБЕЛА НА ВИСТИНИТОСТ (1)(1)
STB MD DS1·DS2 Data OUTData OUT0 0 0 3-State1 0 0 3-State
0 1 0 Data Latch1 1 0 Data Latch
0 0 1 Data Latch1 0 1 Data In
0 1 1 Data In
1 1 1 Data In
излез од порта 1
тригернаS
Q
C INTDS1
DS2
MD
STB
CLR
1
2
3
4
5
6
7
8
FFD
СЕКЦИЈА 2
или
За даINT=0 треба:
Porta1out=1
QSR-FF=0
ГЕНЕРИРАЊЕ НАINT сигнал (1)(1)
асинхроносетирање
SQ
C INTDS1
DS2
MD
STB
CLR
1
2
3
4
5
6
7
8
FFD
СЕКЦИЈА 2
ГЕНЕРИРАЊЕ НАINT сигнал (2)(2)
1
0 11 0
0
ирелевантно
ирелевантно
ирелевантно
1
Дали е овадобар
начин загенерирање
напрекин?!
SQ
C INTDS1
DS2
MD
STB
CLR
1
2
3
4
5
6
7
8
FFD
СЕКЦИЈА 2
ГЕНЕРИРАЊЕ НАINT сигнал (3)(3)
0
1 00
0aсинхроного сетира
SR FF
8212 ТАБЕЛА НА ВИСТИНИТОСТ (2)(2)
STB INTDS1·DS2
0 100 01
010 01
0 1001
CLR
00
11
11
SR
11
01
11
ИнтеренSR FF
За дома: да се проучи оваа табела на вистинитост. Погледнете ги временските дијаграми!
Во каталогот на Интел за 8212 е дадена оваа табела на вистинитост:
ПРИМЕНА НА 8212(1) Трисостојбен бафер со контролa
(3-state Gated Buffer )
(2) Драјвер за бидирекциона магистрала(Bi-Directional Bus Driver)
(3) Влезна порта за генерирање прекин(Interrupting Input Port)
(4) (Interrupt Instruction Port)(5) Излезна порта со поздравување
(Output Port with hand-shaking)
(6) Адресен леч (8085 Address Latch)
ВЛЕЗЕН УРЕД
8212-Основни шематски симболи (1)
CLR INT
GNDGND
DS1 DS2MD
STB
DATA B
USSYSTEM
INPUT
INPUT STROBE
8 88212
ИЗЛЕЗЕН УРЕД
8212-Основни шематски симболи (2)
INT CLR
DS2 DS1MD
STBDATA B
US
SYSTEM OUTPUT
OUTPUT FLAG
8 88212
VVCCCC
CLR
GNDGND
STB
OUTPUT DATA
VCC
8 8
(1)(1) Трисостојбен бафер со контрола(3-state Gated Buffer )
INPUT DATA
Gating Control
(DS1·DS2)
DS1· DS2 Logic =TRUE
EN=1
DataOut=DataIn
STB=1; CLR=1 MD=0
DS1· DS2 Logic =FALSE
EN=0
DataOut=Z
8212
(2)(2) Драјвер за бидирекциона магистрала(Bi-Directional Bus Driver)
CLR
CLR
STB
STB
DATA BUS
DATA BUS8212
8212
1
2
GND
GND
VCC
Data Bus Control
DataOutDataOut==DataInDataIn
(2)(2) Драјвер за бидирекциона магистрала(Bi-Directional Bus Driver)-анализаанализа (1)(1)
CLR
CLR
STB
STB
VCC
GND
GND
DATA BUS
DATA BUS
Data Bus Control
8212
8212
1
2
11
EN=0EN=0 ZZ
EN=1EN=1
DataOutDataOut==DataInDataIn
(2)(2) Драјвер за бидирекциона магистрала(Bi-Directional Bus Driver)-анализаанализа (2)(2)
CLR
CLR
STB
STB
VCC
GND
GND
DATA BUS
DATA BUS
Data Bus Control
8212
8212
1
2
00
EN=1EN=1
ZZ
EN=0EN=0
(3)(3) Влезна порта за генерирање прекин(Interrupting Input Port)
CLR INT
GNDGND
DS1 DS2MD
STB
DATA B
US
SYSTEM INPUT
INPUT STROBE
8 88212
Port Selection (DS1·DS2)
to CPU interrupt input
SYSTEM RESET
(4)(4) (Interrupt Instruction Port)
CLR
GNDGND
DS1 DS2MD
STB
DATA B
US
VCC
8 88212
DS1 Port Selection
RESTART INSTRUCTION (RST 0->RST 7)
Interrupt Acknowledge
INT CLR
Vcc
DS2 DS1MD
STBDATA B
US
SYSTEM OUTPUT
OUTPUT STROBE
8 88212
(5)(5) Излезна порта со поздравување(Output Port with hand-shaking)
SYSTEM RESET
SYSTEM INTERRUPT Port Selection
(Latch Control) (DS1·DS2)
(6) Адресен леч (8085 Low-Order Address Latch)
8085 користи мултиплексиранаадресно-податочна магистрала
која ги содржи пониските(помалку значајните) 8 бита од
адресната информација во првиотдел од машинскиот циклус.
КакоКако адресатаадресата дада бидебиде ““достапнадостапна”” вово текоттекот нанацелиотцелиот машинскимашински циклусциклус??
8085
ADADOOADAD11ADAD22ADAD33
ADAD44ADAD55ADAD66ADAD77
ALEALE STB
8212
Vcc
GND
CLRDS2 DS1MD
Vcc
DDOODD11DD22DD33
DD44DD55DD66DD77
DATA B
US
DATA B
US
DI1
DI7
DO1
DO7
8282/8283 8282/8283
ПИН КОНФИГУРАЦИЈА
ФУНКЦИОНАЛНА ШЕМА
8282/8283 - ОСНОВНИ ИНФОРМАЦИИ (1)
82828282 82838283
8 податочни леч-кола во биполарнатехнологија со три-состојбени излезни бафери-се користи за имплементација на леч-кола, бафери или мултиплексери
VIL(max) = 0.8V VIH(min) = 2V VOL(max) = 0.5V VOH(min) = 2.4V
8282/8283 – ОСНОВНИ ИНФОРМАЦИИ (2)
8DI0 – DI7 DO0 – DO7
8
(Data In)Податочни влезови
(Data Out)Податочни излези
OE STB
Output Enable
Strobe (Влезенконтролен импулс)
8282
DO=DI (8282)DO=DI (8282)DO=DI (8283)DO=DI (8283)
заза контролаконтрола нанаизлезнитеизлезните баферибафери јаја определуваопределува
состојбатасостојбата нана лечотлечот
8282 – ИНТЕРНА СТРУКТУРА (1)
.
.
.
.
.
.
ОЕ
LATCH 1 BUFFER 1DI0 DO0
LATCH 2 BUFFER 2DI1 DO1
LATCH 8 BUFFER 8DI7 DO7
STB
8282 – ИНТЕРНА СТРУКТУРА (2)
DD QQ
CLKCLK
STBSTB
DIDI00 DODO00
OEOE
ЕДНАЕДНА СЕКЦИЈАСЕКЦИЈА
STB=1 Qn+1=D
STB=0 Qn+1=Qn
OE=1 DODO11=Z=Z
OE=0 DODO11=Q=Qn+1n+1
8282 – ВРЕМЕНСКИ ДИЈАГРАМ
INPUTSINPUTS
STBSTB
OEOE
OUTPUTSOUTPUTS
8286/8287 8286/8287
(Octal Bus Transceiver)(Octal Bus Transceiver)
ПИН КОНФИГУРАЦИЈА
ФУНКЦИОНАЛНА ШЕМА
8286/8287 - ОСНОВНИ ИНФОРМАЦИИ (1)
82868286 82878287
8-битен бидирекционен бафер
-се користи во апликации каде е потребнобаферирање во MCS.
VIL(max) = 0.8(0.9)V VIH(min) = 2V VOL(max) = 0.5V VOH(min) = 2.4V
8286 – ОСНОВНИ ИНФОРМАЦИИ (2)
8A0– A7 B0 – B7
8
Local Bus DataLocal Bus Data System Bus Data
OE T
Output Enable
Transmit (Input)
8286
заза изборизбор нанаизлезниотизлезниот
баферскибаферски драјвердрајвер
контролираконтролира насоканасоканана трансивероттрансиверот
8286 – ИНТЕРНА СТРУКТУРА (3)
АА00
BB00
11
22
TT
OEOE
EN2EN1
T=1 EN2=0 B:out A:in
T=0 EN1=0 A:out B:inOE=0OE=0 EN1=1
OE=0OE=0 EN2=1